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基于单片机的PCB钻床控制系统设计 第9页

更新时间:2008-5-29:  来源:毕业论文

基于单片机的PCB钻床控制系统设计 第9页

构建16Flash存储器系统,其存储容量为16M位。Flash存储器在系统中通常用于存放程序代码,系统上电或复位后从此获取指令并开始执行,因此,应将存有程序代码的Flash存储器配置到Bank0,即将S3C2410XnGCS0接至SST39VF1601CE#端。

SST3Y29VF160OE#端接S3C2410XnOEWE#S3C2410XnWE相连;地址总线[A19~A0]S3C2410X的地址总线[LADDR20~LADDR1]相连;16位数据总线[DQ15~DQ0]S3C2410X的低16位数据总线[LDATA15~LDATA0]相连。如图3-6所示。

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3-5 Nor Flash接口电路图

3.4.2 NAND Flash接口设计

Nor Flash存储器相比,Nand Flash 的接口设计比较复杂。以该系统采用的K9F1208U0B-PCB0为例,介绍NAND Flash存储器接口电路设计。K9F1208U0B-PCB0的存储容量为64M字节,数据总线宽度为8位,工作电压为2.7V~3.6V,采用48TSOP封装。仅需单3.3V电压即可完成在系统的编程与擦除操作,引脚分布及信号描述分别如图3-6和表3-2所示。

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3-6 NAND Flash接口电路图

3-2 引脚分布及信号描述

 

 

I/O[70]

数据输入输出、控制命令和地址的输入

CLE

命令锁存信号

ALE

地址锁存信号

/CE

芯片使能信号

/RE

读有效信号

/WE

写有效信号

/WP

写保护信号

R/nB

就绪/忙标志信号

Vcc

电源2.7V~3.3V

Vss

接地

K9F1208U0B-PCB0I/O口即可接受地址信息和控制命令。在CLE有效时,锁存在I/O口上的是控制命令字;在ALE有效时,锁存在I/O口上的是地址;/RE/WE有效时,锁存的是数据。这种一口多用的方式可以大大减少总线的数目,只是控制方式略微有些复杂,S3C2410X处理器拥有Nand控制器正好可以弥补这一弊端。

3-3 S3C2410X NAND Flash接口信号

信号总

类型

描述

CLE

O

命令锁存信号

ALE

O

地址锁存信号

nFCE

O

芯片使能信号

nFRE

O

读有效信号

NFWE

O

写有效信号

NCON

I

配置端口。如果不使用NAND Flash控制,该端口必须接上来电阻

R/nB

I

就绪/忙标志信号。如果不使用NAND Flash控制,该端口必须接上来电阻

如图3-6所示,K9F1208U0B-PCB0ALECLE端分别接S3C2410XALECLE端,8位的I/O[7~0]S3C2410X8位数据总线[DATA7~DATA0]相连,/WE/RE/CE分别与S3C2410XnFREnFCE相连,R/BRnB相连。

同时,S3X2410X NCON配置端口必须接上拉电阻,为增加稳定性R/nB端口也接上拉电阻。

3.4.3 SDRAM接口电路设计

    Flash存储器相比较,SDRAM不具有掉电保持数据的特性,但由于其存取速度大大高于Flash存储器,且具有读/写的属性,因此,SDRAM在系统中主要做程序的运行空间、数据及堆栈区。当系统启动时,CPU首先从复位地址0x0处读取启动代码,在完成系统的初始化后,程序代码一般应调入SDRAM中运行,以提高系统的运行速度。同时,系统及用户堆栈运行数据也都放在SDRAM中。

SDRAM具有单位空间存储容量大和价格便宜的优点,已广泛应用在各种嵌入式系统中。

SDRAM的存储单元可以理解为一个电容,总是倾向于放电,为避免数据丢失,必须定时刷新(充电)。由此可见,要在系统中使用SDRAM,就要求微处理器具有刷新控制逻辑,或在系统中另外加入刷新控制逻辑。S3C2410X及其它一些 ARM芯片在片内具有独立的SDRAM刷新控制逻辑,可方便地与SDRAM接口。但某些ARM芯片则没有SDRAM刷新控制逻辑,就不能直接与SDRAM接口,在进行系统设计时应注意这一点。

目前常用的SDRAM8/16位的数据宽度,工作电压一般为3.3V。主要的生产厂商为HYUNDAIWinbond等。他们生产的同型器件一般具有相同的电气特性和封装形式,可以通用。

DevicARM2410核心板上扩展有2SDRAMHY57V581620),使用了S3C2410ANgcs6片选信号,电路原理如图3-7所示。使用216位总线宽度的存储芯片来组成32位总线宽度,即U4与数据总线的低16位相连,U5与数据总线的高6位相连。2SDRAM组成了32位宽度的存储器,即每进行一次读操作可取得4字节数据,对于S3C2410A来说相应于字对齐,操作地址最小的变化值为0x00000004。因此将S3C2410AADDR2引脚与HY57V581620A0引脚连接,忽略(不使用)S3C2410AADDR0ADDR1引脚,其它地址依次递增连接即可。为了能够正确访问HY57V581620/低位字节数据,所以将S3C2410A的确nWBEx信号与HY57V581620UDQM/LDQM相连。

HY57V581620BA0BA1引脚是SDRAM内部bank选择地址线,也就代表了SDRAM内存地址的最高位。如果SDRAM内存共有64MB,那就需要26根地址线(2=64MB)来进行寻址,所以BA0BA1应连接到S3C2410AADDR24ADDR25引脚。另外,由于SDRAM内存的行地址和列地址时复用的,所以地址线的数目并不需要26根那么多。

其它控制信号按照HY57V581620的引脚功能一一对应连接即可,如HY57V581620nSRAS引脚与S3C2410AnSRAS相连接。电路图如图3-7所示。

3.5 JTAG接口电路

JTAG(Joint Test Action Group),联合测试行动小组)是一种国际标准测试协议,主要用于芯片内部测试及对系统进行仿真、调试,JTAG技术是一种嵌入式调试技术,它在芯片内部封装了专门的测试电路TAP ( Test Access Port,测试访问口沁通过专用的JTAG测试工具对内部节点进行测试。目前大多数比较复杂的器件都支持JTAG

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3-7 SDRAM接口电路图

协议,如ARM,DSP,FPGA器件等。标准的JTAG接口是4线:TMS,TCK,TDI,TDO,分别为测试模式选择、测试时钟、测试数据输入和测试数据输出。JTAG测试允许多个器件通过JTAG接口串联在一起,形成一个JTAG链,能实现对各个器件分别测试。JTAG接口还常用于实现ISP (In-SystemProgrammable在系统编程)功能,如对FLASH器件进行编程等。

通过JTAG接口,可对芯片内部的所有部件进行访问,因而是开发调试嵌入式系统的一种简洁高效的手段。目前JTAG接口的连接有两种标准,即14针接口和20针接口,分别如图3-83-9所示。

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3-8 14JTAG接口图

 

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3-9 20JTAG接口图

14JTAG接口定义如表3-4所示:

3-4 14JTAG接口定义

引脚

名称

描述

1 13

VCC

接电源

2, 4, 6, 8, 10, 14

GND

接地

3

nTRST

测试系统复位信号

5

TDI

测试数据串行输入

7

TMS

测试模式选择

9

TCK

测试时钟

11

TDO

测试数据串行输出

12

NC

未连接

 

20JTAG接口定义如表3-5所示。

3-5 20JTAG接口定义

引脚

名称

  描述

1

VTref

目标板参考电压,接电源

2

VCC

接电源

3

nTRST

测试系统复位信号

468101214161820

GND

接地

5

TDI

测试数据串行输入

7

TMS

钡组试模式选择

9

TCK

测试时钟

11

RTCK

测试时钟返回信号

13

TDO

测试数据串行输出

15

nRESET

目标系统复位信号

1719

NC

未连接

我们采用的是20针的JTAG接口,电路图如图3-10所示。

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