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数字密码锁ISP器件VHDL编程EDA技术 第8页

更新时间:2008-9-18:  来源:毕业论文

基于EDA技术数字密码锁

2-2-1  ispLSI1032E结构图
2.2-2  ispLSI1032E GLB 结构图

2)全局布线区GRP若图片无法显示请联系QQ752018766,基于EDA技术数字密码锁系统免费,转发请注明源于www.751com.cn

全局布线区GRP位于结构的中央,通过它连接所有的内部逻辑。GRP具有可预测的固定的延迟,提供完全的互连特性。与ALTRAMAX系列中可编程连线阵列PIA的全局总线相似。

3)输出布线区ORP

ORP提供GLB输出与器件引脚之间的灵活连接,可在不改变外部引脚输出的条件下,实现设计变化。与ALTRAMAX系列中可编程连线阵列PIA相似。

4)输入输出单元IOC

ispLSI系列器件的I/O单元主要由扫描寄存器(输出使能电路和输出三态缓冲器)组成,输出使能电路能够由全局使能信号(OE)和乘积项驱动,还能由测试输出使能信号(TOE)驱动。每个I/O单元可独立编程配置为组合输入、寄存器输入、输出或双向三态I/O控制。

ispLSI1032E64I/O单元,每个I/O单元直接和一个I/O引脚相连,支持摆率控制以减少整体开关输出噪声。

每个I/O单元都只有一个边界扫描寄存器。

5)时钟结构CPLD时钟由全局时钟GCLK、专用时钟(如I/O寄存器专用时钟)和乘积项

时钟组成。1000E系列中还设有GLB全局时钟生成网络。

6)加密单元

加密单元用于防止阵列单元的非法拷贝,该单元编程后,禁止读出片内功能数据,但重新编程可擦除它。

7)死锁保护

ispLSI器件片内电荷驱动能力能够防止输入负脉冲引起的内部电路阻塞,输出设计成N沟道上拉,消除了SCR引起的锁定,因此,具有良好的死锁保护功能。

3Xilinx公司XC9500系列CPLD的基本结构

Xilinx公司XC9500系列CPLD与前面两家公司的产品在结构上稍有不同主要由功能块Function BlockFB、速连开关矩阵FastCONNECT Switch MatrixI/OIOB组成。典型结构如图2.13。

2-2-3  XC9500结构图


(1)功能块FB

功能块FB是XC9500系列CPLD的主要逻辑部件,由18个独立的宏单元(Macrocell)组成,有36个输入和18个输出(直接驱动IOB)。可编程的与阵列接受来自速连开关矩阵的36个输入信号,产生90个乘积项,通过乘积项分配器分配给18个宏单元共享。每个FB(XC9536除外)的输

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