MCS51单片机反向解剖以及正向设计的研究 第10页
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芯片中除法运算的算法原理和常见的竖式除法运算所采用的右移相减也是
相一致的。我们做竖式除法时，从被除数的最高位开始比较大小，然后从高位到
低位，依次右移比较。事实上，这里在进行除法运算时首先将被除数补齐为双字
节，即将TMPZ做高位字节，并置为“00000000”。然后将被除数依次左移到
TMPZ中与除数做比较，大于除数就相减。如果仍然以被除数的最高位做参照，
整个过程还是从高位到低位，从左到右的比较相减过程。
3.3.3定时器/计数器
8OC51芯片中有两个16位定时器/计数器寄存器:定时器O和定时器1。
当执行“定时器”功能时，其计时标准单位是机器周期，即每个机器周期之后定
时器、计数器寄存器便加1。而每个机器周期是12个振荡器周期的12倍，因
此“定时器”功能也可以实现计数机器周期，并且计数频率为振荡频率的l八2。
当执行“计数器”功能时，寄存器在相应的外部输入管脚TO、Tl处信号发生从
1到0的转换时加1。具体的说在每个机器周期的SSPZ期间内对外部输入信号
进行采样，如果本周期采样值为高电平而下一个周期的采样值为低电平，则计数
递增。由于采样识别至少需要两个机器周期完成，此时最大计数速率为振荡器频
率的1/24。图3一14给出了定时器/计数器TO、Tl详细的内部电路示意图，以
To为例进行电路分析。
第三章MCS一51单片机的反向解剖
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图3一14定时器/计数器内部电路示意图
定时器/计数器TO、Tl均由两组8位寄存器构成，图3一14中I组对应THI，
11组对应TLI;I’对应THO，H’对应TLO。实际上定时器/计数器内部电路相
当于4组T’触发器，原理图如3一15所示。cp为机器周期时钟，低位D触发
器的Q输出信号做为下一位的时钟输入。当执行定时功能(不置初值)时，每当
机器周期的上升沿发生变化，触发器状态翻转。从“0000000000000000，，一
“0000000000000001”一“0000000000000010，，，依次加l，一直到寄
存器状态为“1111111121111111”。如果置初值，则通过内部数据总线将触
发器置初值。然后在每个触发器在其时钟上升沿到来时，状态发生翻转。从置入
的初值开始，直到状态变化为“1111111111111111”。当定时器/计数器执行
计数功能时，最低位时钟变化来自于外部引脚TO、Tl处的变化。计数状态下时
钟信号变化时，D触发器依次翻转，相当于二分频。
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DDDFFFF
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图3一15定时器/计数器内部电路原理图
模式控制寄存器TMOD用于控制定时器/计数器O和1的操作模式，其长
第三章MCS一51单片机的反向解剖
度为8位。分成两组MO、Ml、C/T、GATE分别通过与内部数据总线的低4
位和高8位相连，来控制定时器/计数器O以及定时器、计数器1的工作模式。
3.4McS一51单片机的总体电路
从照片中提取电路后，在工作站上利用Cadence软件建立新的库与工作环
境，并且分层次整理电路。首先以单管做为最底层得到基本单元模块，用symbol
来表示其电路图部分;然后将基本单元构成的子功能电路做为一个更高层次模
块，以symbol的形式表示;最终得到一个层次化的、功能清晰的芯片总体电路
图。本芯片的顶层主要包括端口模块、ALU模块、译码以及控制模块。端口模
块中包括PO、Pl、PZ、P3端口寄存器，片内振荡器电路、复位电路和ALE、
PSEN、EA外部控制信号等功能电路;ALU模块包括定时器/计数器O、1，累
加器ACC、B寄存器、暂存器TMPI和TMPZ、数据指针寄存器DPTR等功能
电路;译码以及控制模块主要包括微码电路和内部控制电路。
MCS一51系列单片机中有5个中断源，可以分为2个优先级来控制，在芯
片中由运行中断寄存器IE和中断优先级寄存器IP来确定。到写论文为止，关于
中断分的仿真还没有进行完，因此本论文中不考虑中断部分。
3.5MCS一51单片机的版图设计与LVS验证
3.5.1版图的设计方法
集成电路的版图设计又称布图设计，就是指芯片加工时光刻用掩膜版的设
计，是根据逻辑和电路性能的要求以及工艺约束条件来完成。版图的设计方法包
括标准单元法、门阵列法、任意元胞自动设计法、PLA法和人机交互设计法等
【24}。标准单元设计就是首先设计单元电路版图，然后再进行单元电路的布局和
单元之间的互连。门阵列法要求单元版图是一个规格化的矩形，长、宽要符合一
定的尺寸。任意元胞法也称积木块法，这种方法对单元的形状和大小都没有限制，
芯片的利用率较高，但布局布线算法较为复杂。PLA(可编程逻辑阵列)是由规
则的“与”阵列和“或”阵列组成的，其结构化的规则有利于版图的自动产生，
但是当逻辑功能比较复杂时，如果直接翻译成PLA形式会使得PLA的版图太大，
从而芯片密度降低。
第三章MCS一51单片一机的反向解剖
人机交互版图设计是利用集成电路CAD版图编辑工具，结合人工参与的方
式完成对电路版图的设计。设计过程中，设计者可以利用交互工具，根据所设计
电路的各种性能要求，对图形进行反复布局、布线，以便于提高成品率，并且最
大限度利用芯片面积。实际利用交互式方法设计版图时，多采用层次式设计:先
将整个芯片版图划分成若干块，并对每一块进行版图设计，其中可能用到标准单
元或PLA或门阵列或交互式的设计方法，当每一块设计完成之后可作为宏模块;
然后再在此基础上进行高一级的设计，调用宏模块单元，进行交互式设计，直至
整个芯片版图的完成。
不论采用哪种设计方法完成MOS集成电路的版图设计，都应该既满足一定
的技术要求，又要使设计符合一定的设计准则，主要包括:
①布局合理。考察布局合理性的标准是引出端的分布是否便于使用或与有关
电路兼容;有特殊要求的单元是否做了合理安排;布局是否紧凑。
②单元配置适当。单元配置通常指门级乃至管子级元件的安放位置和方向，
不仅包括单元具体形状的确定，也包括单元方位的选择。不同的单元配置对电路
性能、芯片面积、紧凑程度、连线长度等会产生很大的影响。
③布线合理。随着IC集成度的提高，电路逻辑的日益复杂，芯片内部布线
所占的面积往往是元件所占面积的好几倍。通常布线时选择一铝作为水平方向布
线，而二铝则作为垂直方向布线。这样不仅便于光刻，而且可以减少两层布线之
间的寄生电容。
交互式版图设计方法最主要的是设计工具包括版图编辑器、设计规则检查
(DRC)和网表一致性检查(LVS)等工具。本论文中利用Tanner公司的L一Edit
进行芯片版图的绘制，并且将所采用的无锡华晶上华半导体有限公司0.6pm工
艺的规则参数编写成DRC文件进行设计规则检查。最后，提取逻辑图的网络表
和版图的网络表，利用Cadence公司的EDA软件进行LVS检测，从而保证了
芯片版图和逻辑设计的一致性，最终完成芯片的设计。
3.5.2版图的设计规则
集成电路版图设计中有一些基本原则，例如光刻的基本尺寸、各元件的图形
和尺寸、芯片的面积估算、电路的形貌布局等【25]。这里主要讨论确定光刻的基
本尺寸。光刻的基本尺寸是根据工艺条件和电路的要求而定，本论文中所解剖的
芯片将采用无锡华晶上华半导体有限公司的0.6林m工艺制造【26]。下面给出
第三章MCS一51单片机的反向解剖
0.6pm硅栅CMOS双阱版图主要设计规则，如表3一3所示。
表3一30.6林m硅栅CMOS设计规则
版版次次内容说明明尺寸寸序号号
掩掩膜名称称称(Um)))))
有有源区区有源区的最小宽度度0.666111
TTTOOOAetivewidthforintereonneettttttt
两两两有源区间的最小间距距1.222222
SSSSSPaeingofbetweenp十Aetivetop+Aetiveorrrrrrr
nnnnn+Aetiveton+Aetiveeeeeee
ppppp十有源区和n+有源区间的最小距离离1.222333
SSSSSPaeingofP+Aetiveton+Aetiveeeeeee
(((((insideN一wellorinSubstrateoutsideN一well)))))))
阱阱区区阱的最小宽度度3.000444
NNN阱/TBBBN一well/P一wellwidthhhhhhh
PPP阱/PTTTTTTTTTTT电电电位相同两阱间的最小距离离1.555555
NNNNN一well/P一wellsPaeingwithsamePotentialllllll
电电电位不同两阱间的最小距离离4.888666
NNNNN一well/P一wellsPaeingwithdifferentPotentialllllll
NNNNN阱到阱内P+区最小距离(eg.N一well)))1.888777
OOOOOverlaPfromN一welltoP+insideN一wellllllll
NNNNN阱到阱外P+有源区的最小距离离0.444888
SSSSSPaeefromN一welltoP+outsideN一wellllllll
多多晶硅硅多晶硅条的最小宽度度0.666999
GGGTTTPolywidthhhhhhh
多多多晶硅条间的最小间距距0.7555l000
PPPPPolysPaeeeeeeee
多多多晶硅与有源区间的最小间距距0.3331111
MMMMMin.SPaeeofPolyonfieldtoAetiveedgeeeeeee
多多多晶硅栅在有源区上的最小延伸距离离0.666l222
PPPPPolygateoverlaPintofieldoxide
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