MCS51单片机反向解剖以及正向设计的研究 第8页
电平，OV);当E的输入信号为低时，输出Y=1;当E的输入信号为高时，只
要A、(B1.B2)、C、D的输入信号中有一个为1，则输出Y=O，否则输出Y二1。
利用不同的组合逻辑关系可以构成任意输入的复杂功能门电路。但是，对于
串联驱动管(与非)的门电路来说，输出低电平是所有串联驱动管的导通压降之
和，因此输入数目的增加将导致输出低电平相应抬高;对于串联负载管(或非)
的门电路来说，输出高电平是电源电压减去所有串联负载管的导通压降，从而导
致输出高电平相应降低。经验值一般取少于6个输入端。
3.2.3锁存器、D触发器
数字电路中不但需要对二值信号进行算术运算或者逻辑运算，有时还需要将
这些输入信号和运算结果保存下来，因此需要具有记忆功能的逻辑单元。MOS
集成电路中常用的记忆逻辑单元有锁存器、触发器等，图3一4、图3一5分别给出
了利用传输门、非门构成的CMOS锁存器和D触发器单元。
分析图3一4可知，当CP=1，CP=0时，传输门I导通而n截止，锁存器将
D输入端信号传送到输出端Q、Q;当CP=0，CP=1时，传输门I截止而H
导通，两个非门以及传输门H形成了一个锁存回路，并依靠栅电容上的电荷文
持Q端输出不变。
图3一4CMOS锁存器
常见的触发器有同步RS触发器、主从JK触发器等，这些触发器输入端出
现的某些随机噪声电压可能会使其产生误操作。为了提高工作的可靠性，进一步
增强抗干扰能力，单片机芯片设计中采用边沿型D触发器，如图3一5所示。当
CP=1，CP=0时，传输门I导通而11截止，Q“=D。此时传输门111截止，IV导
通，因此Q输出保持不变;当CP==O，CP=1时，传输门H导通而I截止，Q’
将传输门I截止前的状态保存下来，此时传输门111导通，Q=D。由以上分析可
第三章MCS一51单片机的反向解剖
知:该电路输出状态的变化仅仅发生在时钟的下降沿，也就是说触发器所保存下
来的状态只取决于时钟下降沿到达时的D输入信号。可见图3一5实现了下降沿
触发的边沿型D触发器功能。实际芯片设计中，有时也用钟控倒相器代替传输
门，同样可以实现锁存器或触发器功能。
厅
C尸，.}厅
人.111
C尸
图3一SD角虫发器
3.2.4多路选择器
多路选择器(Multiplexer)，简称多路器，是一个多输入、单输出的组合逻
辑电路，在数字系统中有着非常广泛的应用。它可以根据地址码的不同，从多个
输入数据中选取一个，然后输出到公共的输出端。
MCS一51单片机中使用了二选一和四选一两种多路器，分别如图3一6、3一7
所示。根据图3一6，写出对应的逻辑表达式:
Y二Sel·Dl+Sel·DO.·······，·，··············，································，·……(2)
当数据选择端Sel为高时，传输门I导通，H截止，DO的数据被选出送到输出
端Y。反之，当数据选择端Sel为低时，传输门I截止，n导通，Dl的数据就
被选出并送到输出端Y。
图3一6二选一多路选择器
同理，如果用Selo、Sell为数据选择端，根据输入地址代码Se10、Sell
的不同状态，可以从4个数据输入端DO一D3中进行选择，并且将选出的数据传
送到输出端Y。
第三章MCS一51单片机的反向解剖
设计单片机芯片时，要求电路结构简单，因此有时会采用NM0s与cMos
混合设计的方法。图3一7给出一个采用NMOS设计的四选一多路器，CPI、CPZ、
CP3和CP4分别为四路控制信号，其中CPI、CPZ反相，CP3、CP4反相。
写出对应的逻辑表达式:
Y=(CP2.CP4)·D3+(CI〕2·CP3)·DZ+(CP卜C尸4)·Dl+(〔，尸卜CP3)·DO
=(CPI·CP3)·D3+(CPI·CP3)·DZ+(CPI·CP3)·DI+(CPI(…沪3)·DO…(3)
当CPI=1，CP3=1时，选出DO的数据，Y=DO;当CPI=1，CP3=O时，
选出Dl的数据，Y=Dl;当CPI=O，CP3=1时，选出DZ的数据，Y二DZ;当
CPI=O，CP3二0时，选出D3的数据，Y=D3，实现了四选一功能。
单片机芯片设计除了要电路精练外，还要考虑遵循一定的时序，因此实际应
用该电路时，选出的信号经过CMOS静态存储单元锁存后输出，如图3一7虚线
框内所示。选出的数据保持在存储单元中，当符合一定的时序要求时将数据取出。
图3一7四选一多路选择器
3.2.5RAM单元
RAM电路通常由存储矩阵、地址译码器和读/写控制电路三部分组成，其
中存储矩阵由许多存储单元排列而成，每个存储单元能存储一个二值数据(1或
0)。在译码器和读/写控制电路的控制下，存储单元既可以写1或0，也可以将
所存储的数据读出。图3一8所示6管静态RAM存贮单元，当读/写信号控制线
WL抓时，数据写入或读出地址选中的单元;WL=0时，不允许写，数据存贮在
相应的静态存贮单元中。该电路中，静态RAM存贮单元的核心是一个双稳态电
第三章MCS一51单片机的反向解剖
路，由两个CMOS倒相器构成。当电路中写入逻辑“1”后，倒相器A的输入
端为高电平“1”，B为低电平“0’，。当N管截止后，文持此状态;反之同理。
WL.卜一一，—一一—一一一—，
D已t已石独勿
图3一8RAM单元
利用图3一8所示的RAM存贮单元，可以构成mxn存储矩阵，其中m为
行线，n为位线，所用存贮单元个数为mxn。
3.2.6异或电路单元
异或电路(xorCircuits)是算术逻辑单元和比较电路中非常重要的单元电
路之一，已经被广泛应用于半加器、全加器、奇偶校验和逻辑比较等电路中。异
或电路可以实现逻辑异或关系，当输入信号不同时，输出为真;当输入信号相同
时，则输出为假。写出对应的逻辑表达式为:
Y=月B+月B二A①B···············
图3一9四管组成的异或电路
芯片中设计了一种结构极为精练的异或电路单元，仅用四个晶体管构成，如
图3一9所示。当输入端A、B信号均为高时，P管截止、N管导通，输出端Y为
低。当A为低而B为高时，Pl管导通，B端信号由Pl管传送到Y;而当A
为高而B为低时，PZ管导通，A端信号由PZ管传送到Y，此时Y端输出都为
高。当A、B端信号均为低时，N管截止、P管导通，A、B端信号分别通过PZ、
Pl传送到Y，Y端输出为低，实现了异或功能{231。
实际解剖芯片时，分析得到异或功能也可以由同或电路取反实现。同或电路
第三章MCS一51单片机的反向解剖
的设计方法与图3一9相类似，利用4管完成同或功能，如图3一10所示。A、B
端信号分别控制NZ、Nl的导通或截止，并通过导通管传送信号到输出端，实
现同或功能。写出图3一10的逻辑关系表达式:
Y=AB+AB=AOB=AeB··············……(5)
图3一10四管组成的同或电路
图3一11给出了用6个管子设计的另一种异或电路{23]，图中传输门、非门
各由2个管子组成。当A为低时，传输门开通，B端信号传送到输出端Y。同
时，B端信号也会控制Pl或Nl导通，从而将A或入信号传到Y端，并且该信
号与通过传输门传送的B端信号逻辑上完全一致，起到加强Y信号的作用。当
A为高时，传输门处于截止状态，此时仅由B端控制Pl、Nl的导通或截止，
传送A、A信号。由于该电路中CMOS传输门弥补了单沟道MOS开关管阑值
电压逻辑损失的缺点，因此该电路能够传输整个VDD一0范围的信号。
P1一N1
BA
图3一11结构简单的异或电路
如果电路中高电平的定义范围较宽，可以考虑简化该电路设计。去掉传输门，
仅用B信号控制Pl或Nl管，传送A、天端信号到输出端。当B=O时，Y二A;
当B=1时，Y=兀，也实现了异或功能。
3.3MCS一51子电路的逻辑功能分析
3，3.1时钟电路
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