数字正交上变频器设计 第3页
引脚配置与功能描述
目录⒊插头功能描述
管脚No. 记忆存储器 插头功能 管脚 No. 记忆存储器 插头功能5
IOUT 输入脉冲以致同步该数据
输入数据(最高二进制数位)
输入数据
数字式的电源电压
数字式的地线
输入数据
输入数据
输入数据(最低二进制数位)
内部没有连接
模拟接地
没有外接头
RSET电阻联接
没有外接头
模拟电源电压
附加模拟输出电流滤波DAC
实际的模拟输出电流滤波DAC
REFCLK
RESET 锁相环路地线
PLL环路滤波器连接
PLL电压馈送
驱动器幅度恢复操作
驱动器幅度数据
驱动放大时钟脉冲
芯片选择
串行数据输出
串行I/O端口
串行时钟脉冲端口
执行I/O同步
断面选择0
断面选择1
基准时钟输入
主复位
在大多数情况下，最佳性能是实现没有外接头。因为过激噪声环境，BG REF 旁路容器是带有直到0.1μFcapacitor到AGND（管脚23）的旁路。DAC REF 旁路容器是旁路和0.1μF电容器到AVDD一致的电容器（管脚27）
目录⒋功能块方式描述
功能块 方式描述
工作状态
时钟脉冲放大系数
截面分布选择
插入值范围
半带通滤波器
TxENABLE功能触发模式
TxENABLE功能连续方式
倒置sinc过滤器
I/Q信道转化
完全静止状态 1. 集成的正交调制器方式。
2. 单模式调和输出方式
可编程的：12位，６位，否则３位输入格式。数据输入到ad9856是12位，二进制的补码。合成的码元分量数据要求是最小×2的附加抽样，取决于结构。截至 50 msamples／秒，200兆赫sysclk额定值。
因为DC到80 MHz AOUT操作（200MH zsysclk比率）和REFCLK放大器恢复操作一致: 10 MHz到50 MHz。
可编程序控制器经过控制总线；和REFCLK放大器一致∶200MHz截止。
记录∶为最佳数据同步，该AD9856基准时钟和该输入数据来源于时钟脉冲源上。
可编程序控制器在整数单步范围溢出4×到20×，禁止容器（实际的REFCLK放大器=1）经过控制总线。
REFCLK放大器的输出= SYSCLK比率，把内时钟比率应用到DDS和DAC功能。
四个管脚可选，预编程的格式可获得调制和一个特性工作状态。
选定4×，可选2×，并且可选2×到63×范围。
内插滤波器提供upsampling和减少CIC通频带效果的频响跌落特性。
当触发模式恢复操作经过该控制总线时，适用txenable脉冲上升沿，并且设计，该输入数据传输确定数据取样同步。
当恢复操作连续经过控制总线时，TxENABLE管脚改为I\O控制线。逻辑1在TxENABLE上显示I信息送给AD9856.逻辑0在TxENABLE上显示Ｑ信息送给AD9856.每个txenable上升沿resynchronizes AD9856输入样值性能。
SIN（x）/x Precompensates DAC频率响应下降；使用bypassable。
[I×Cos(ωt)+Q×Sin(ωt)]or[I×Cos(ωt)−Q×Sin(ωt)] (default)，可配置经过控制总线，通过截面分布。
功率耗散简化为小于６mW当处于完全的静止状态时；可编程序控制器经过该控制总线。
典型生产动态特性象征性的调制输出频谱的绘图
象征性的调制输出频谱的绘图
图形⒊四相脉冲键控在42MHz和2.56MS/sec；10.24 MHz外部时钟脉冲和REFCLK放大器= 12一致，CIC = 3，HB3在2×Data上。
图形⒌16QAM在65MHz和2.56MS/sec；10.24 MHz外部时钟脉冲和REFCLK放大器=18一致，CIC=9，HB3 Off，2×Data。
图形⒋64QAM在28MHz和６MS/sec；36 MHz外部时钟脉冲和REFCLK放大器=４一致，CIC=2，HB3 Off，3×Data。
图形⒍256QAM在38MHz和６MS/sec；48MHz外部时钟脉冲和REFCLK放大器=４一致，CIC=2，HB3 Off，4×Data。
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