数字正交上变频器设计 第5页
为了大体了解 ad9856的功能，它有助于参看图形23，设备结构的方框图。下面的是概述设备功能.下面部分数据通路结构细节。
调制方式操作
AD9856接收12位数据，汇编程序经过一内部时钟脉冲进入闸门之内。输入，TxENABLE充当允许数据接收或忽略数据汇编程序的开关。用户有选择12位数据字当做单一的12位字对于AD9856，或者是双6位字和四倍３位字。如果可能，这些要求用户使用较少数接口插脚。另外，输入数据交变的12位字被认为是同相（I）和正交（Ｑ）一码元部件。
AD985612位字出现比率（fIN）被认为是输入样值比率。记录下fIN不是与提供用户的基带数据率相同。另外，用户的基带数据至少要求满足二个中的一个因素在AD9856使频率相关衰减减到最小，可参考(CIC)滤波器一节的相关联系。
数据汇编程序分离一对输入数据字为I／Ｑ数据流。数据汇编程序的一对 I／Ｑ数据字出现的比率被当作I / Q采样速度( fIQ)。由于两个12位输入数据字被用于I和Q数据通道，则输入样值比率是I／Ｑ采样速度的两倍（i.e., fIN 2×fIQ）。
单程的数据汇编程序，I／Ｑ数据流是两个二分之一带通滤波器串扰反馈（二分之一带通滤波器1和２）。综合这两个滤波器导致了样品比率增加4倍。因此，在二分之一带通滤波器２的输出端，样品比率是４×fIQ。除样品比率增加之外，二分之一带通滤波器提供产生光谱像所必需的低通滤波器特性由upsampling处理。更多的upsampling生效经由一可选的第三个二分之一带通滤波器（二分之一带通滤波器３）。当选择时，提供一全面的八个upsampling因素。因此，如果二分之一带通滤波器３被选中，输出的样品比率为8×fIQ。
在经过二分之一带通滤波器阶段后，I／Ｑ数据流是供应给一串联积分器（CIC）滤波器。这个滤波器虽然被设定为一内插滤波器，但是允许更多的upsampling比率为２和 63之间当中的任何整数。CIC滤波器，同二分之一频带一样，有一嵌入的低通特性。这为抑制光谱像产生由upsampling处理作准备。
数字式正交调制器级遵循CIC滤波器用于输入数据向上基带频谱的频移对有用载波频率而言(以上变频著称的过程）。载波频率是数字控制由一直接数字式的合成器（DDS）。DDS使用内部参考时钟脉冲（SYSCLK）来产生较高精度的有用载波频率。载波通信系统被用于I和Ｑ放大器正交方式（90°相位偏移）和产生一数据流也就是说该调制载波。记录下输入数据从输入样值比率fIN到SYSCLK输出样值比率的数据（参见图23）。
图形23. AD9856方框图
样品载波通信系统最终被将会作输入数据到数模转换器（DAC）集成在AD9856上。由于该内在的零阶保持器作用与数模转换器联系产生信号，所以该数模转换器输出能谱是失真的。这些失真是确定性的，然而，并且遵循熟悉的SIN(x)/x（或SINC）封套。因为SINC失真是可预测的,所以它也是可校正的，它存在的可选反相的SINC滤波器优于数模转换器。这是一FIR滤波器，符合SINC响应的传递函数。因此，当选择它改变该输入数据流量以便SINC失真否则在该数模转换器输出能谱上发表，事实上消除。
如上所述，该输出数据是样值按SYSCLK的比率。因为AD9856是用来运行SYSCLK频率达到200 MHz的速度，存在设法提供一稳定的输入时钟（REFCLK）的可能性。尽管稳定的，工厂的高频振荡器倾向于成本。为了减轻这些问题，AD9856有一嵌入的可编程序时钟乘法器电路。这些允许该用户去使用一相对低频（因此，价格比较低廉）振荡器供产生REFCLK信号。该低频REFCLK信号能因此多路地处于频率由一整数因素在４和 20之间，包括到改为SYSCLK信号。
单一的特性输出操作
AD9856能设置供频率合成应用写真实单一的特性位。在单一的特性方式，AD9856脱离该调制器并优于数据通道为了输出一纯信号，单一的频率正弦波。ad9856提供一32位频率tuning word，0.046 Hz导致一tuning分辩率在200 MHz SYSCLK比率。
当使用该AD9856频率合成器时，一般规定输出频率为40%的SYSCLK..这样避免产生混淆，接近于该要求固有的输出频率，因此可以减少滤波器的成本。
全部的可用程序设计适用配置单一的特性方式，AD9856的特征适用∶
频率跳动由截面分布输入端输入相关命令，允许频移键控（频移键控）调制。
REFCLK放大器具有旁路的能力，导致噪声下降和降低输出功率不稳定性。
SIN(x)/x具有滤波器的能力。
最大功率降低模式。
输入比率（FW）与REFCLK关系
AD9856（REFCLK）存在过一固有的关系在输入比率（fW）和频率点钟之间来充当该定时机构供。fW一般有K位数据（K = 3, 6, or 12）.以下为偏差关系∶
滤波器的电路识别码比率
带通滤波器3是否是旁路的
REFCLK放大器的价值
输入字长度
下面是关系式：
REFCLK-（2HNfw）/MI
H，N，I，和M是被确定的整数循环∶
H=1∶半带通滤波器３旁路
２∶半带通滤波器３恢复操作
M=1∶REFCLK放大器旁路
４≤M≤20∶REFCLK放大器恢复操作
I= 1∶完全的字输入格式
２∶半字节输入形式
４∶四分之一字节输入格式
N= CIC篡改比率（２≤N≤63）
这些状态表明REFCLK和fW有一整数比关系。用户选择REFCLK的特征值是为了保证这些整数比关系。
I/Q数据脉冲同步
由于提到以前，AD9856采用I/Q数据配对和一二进制补码记数制用三不同的字长。完整字状态接收12位并行I和Q数据。半字节状态接收双重的６位I和Q数据输入到形成12位字节。该四分之一字状态采取３倍数位I与Q数据输入到12位字节状态，尽管AD9856字长状态组合该数据供信号处理进入定时调整之内，与12位I/Q配对相似。除该字长适应性之外，AD9856占有二输入端定时过状态，瞬时脉冲或连续不断的，也就是说可编程序控制器经过该串行端口。
关于脉冲状态输入定时，没有时钟脉冲需要提供的外部资料，因为该数据是重复取样在D<11:0>插脚使用系统时钟（SYSCLK）。TxENABLE管脚是要求设计数据子帧，因为该上升沿的TxENABLE用来校准AD9856到该输入数据比率。AD9856寄存器该输入数据大约imate在该数据有效定时的中心。因此，关于大量的CIC篡改比率，更多的SYSCLK周期数对重复取样该输入数据有效，使时钟脉冲频率允许误差大到最大值。
因为连续不断的状态输入定时，TxENABLE管脚能被认为一数据输入时钟脉冲跳转在一半的输入样值比率（fW/2)。除同步之外，关于contin uous状态周期，该TxENABLE输入端显示是否I或Q输入正出现在该D<11:0>插脚。它准备把数据存放于交变的形式以致I数据后面有Ｑ数据。换言之，该TxENABLE管脚将保持大约50／50占空比。当在触发模式时，该AD9856txenable synchronizes的上升沿到该输入数据比率与该数据是报到该数据有效时间接近被置于中心。该连续不断的工作状态只能用于连接完全的字输入形式。
触发脉冲输入端同步
图形24通过图形28显示当AD9856是设置关于脉冲输入端同步该输入端同步关系在TxENABLE和12位输入数据逐字地尽是三输入端形式状态。也领进这些特性曲线是该同步调整，12位并行I/Q数据被当AD9856组合。
图形24显示该脉冲状态同步，关于完全的字输入状态，其中TxENABLE设计该输入数据通量。注意到交变的I/Q 数据连续的输入端，从I数据开始，是需要的。
该完全字状态的输入样值比率，当该第三的半带通滤波器约定的，是由一下给予的：
fIN=SYSCLK/4N
N是CIC篡改比率。
该完全字状态的输入样值比率，当该第三的半带通滤波器约定的，是由一下给予的：
fIN=SYSCLK/2N
N是CIC篡改比率。
图形25显示一TxENABLE交替定时方式当该ad9856是合用配置完全的字时，脉冲状态操作。属于这些定时当该上升沿就 txenable是检波时，那个AD9856 resynchronizes输入样值逻辑。该低定时在TxENABLE上限于一输入样值周期和必须在低Ｑ数据周期期间。最大值周期在TxENABLE上是无限的。因此，无限的正是时候在TxENABLE上产生时序图图形 24。参见图28关于违反的分支txenable时间限制当在触发模式处。
图形26显示该半状态输入功率周期，脉冲输入端输入功率周期操作。
用半字状态，数据是输入功率在D<11:6>上输入功率。该D<5:0>输入功率是积累的用这些状态与应该依靠DGND或DVDD。该ad9856预期该数据是输入功率在下面方式∶I<11:6>，I<5:0>，Q<11:6>，Q<5:0>。数据是二进制补码；该符号位是D<11>用该注释I<11:0>，Q<11:0>。
该半字状态的输入样值比率，当该第三的半带通滤波器约定的，是由一下给予的：
fIN=SYSCLK/4N
N是CIC篡改比率。
该半字状态的输入样值比率，当该第三的半带通滤波器约定的，是由一下给予的：
fIN=SYSCLK/2N
N是CIC篡改比率。
图形27显示该输入功率周期关于四分之一字，脉冲输入功率周期操作。
用四分之一字状态，数据是输入功率在D<11:6>上输入功率。该D<5:0>输入功率是积累的用这些状态与应该依靠DGND或DVDD。该ad9856预期该数据是输入功
上一页 [1] [2] [3] [4] [5] [6] [7] [8] [9] 下一页
数字正交上变频器设计 第5页下载如图片无法显示或论文不完整，请联系qq752018766
