语音信号μ/A律压缩的DSP软件实现(英文文献+中期报告)
率'54x设备高达50 MIPS是CLKOUT 。为更高速度的'54x 装置的BSP最大运行频率为50 Mbps的为20纳秒。
缓冲区失调（ BMINT ）中断（ '549只）
该BMINT中断时生成一帧同步发生和ABU传送或接收缓冲区指针不是顶部的缓冲区地址。这个是有益的检测几个潜在的错误条件的串行接口，包括外来和错误时钟，和帧同步脉冲。BMINT中断，因此表明，一个或一个以上的话可能已经失去的串行接口。
BMINT是有益的检测误差只有当缓冲区缓冲区指针（ S ）的最初装的最先进的缓冲区地址，以及框架数据包含相同数量的话作为缓冲区的长度。这些都是在何种情况下只能一帧同步发生在缓冲区地址，其他比顶部的缓冲区，构成一个错误条件。在这些情况下，条件得到满足，总是一帧同步时，就会发生缓冲区指针是在顶部的缓冲区地址，如果接口是正常运作。
如果BMINT条件下启用以外的其他如上所述，中断可能产生的情况下实际的缓冲区以外失调。在这种情况下， BMINT一般因擦于IMR处理器，并将忽略此中断。 BMINT作业时可连续autobuffering模式转让，因此FIG码位清除为0 ，和外部串行时钟或帧。
该BSP0和BSP1 BMINT位在IMR和IFR和12位13日，分别（ 15位是最高有效位） 。中断向量的IFR和地点飞行是070h和074h分别。
1.5.6.4多通道缓冲串口（McBSP串口）
该'54x设备提供高速，全双工，多通道缓冲串行港口，允许直接连接到其他'54x设备，编解码器，及其他设备的系统中。多通道缓冲串行端口（ McBSPs ）是基于标准的串行接口上发现其他'54x设备。就像它的前身，该组McBSP规定：
全双工通信
双缓冲数据寄存器，
使一个连续数据流独立制定和时钟的接收和发送此外，该组McBSP具有以下功能：
直接接口：
个T1/E1成帧器
MVIP开关兼容和ST - BUS总线兼容设备
IOM- 2兼容设备
AC97兼容设备
IIS的兼容设备
串行外设接口
多路传输和接收多达128个频道
有多种选择的数据大小包括8 ， 12 ， 16 ， 20 ， 24 ，或32位
律和A律压缩
可编程极性为帧同步和数据时钟
可编程内部时钟和帧生成
该McBSPs包括单独的传输和接收通道完全独立。外部接口的每个组McBSP组成以下引脚：
BCLKX 传输参考时钟
BDX 传输数据
BFSX 发送帧同步
BCLKR 接收参考时钟
BDR 接收数据
BFSR 同步接收体
BCLKS 外部时钟参考可编程时钟振荡器
前6引脚相同上市前串口接口的，C5000 DSP系列产品。该BCLKS引脚是一个额外的信号提供时钟参考McBSP串口可编程时钟发生器。作为一个兼容性选项， BCLKS没有实施的一些软件包。
对发射机，传输帧同步和时钟显示由BFSX和BCLKX引脚分别。的CPU的DMA可以启动传输数据的写入数据传输寄存器（ DXR ） 。数据写入以DXR是移出的BDX引脚通过一个转交移位寄存器（ XSR ）。这种结构可让DXR载入下一个词送交而目前的传输一词正在取得进展。
在接收器，接收帧同步和时钟显示的是该BFSR和BCLKR引脚分别。 CPU或收到的DMA可以阅读数据从数据接收寄存器（ DRR） 。收到的数据的BDR引脚转移到接收移位寄存器（RSR） ，然后在接收缓冲缓冲寄存器（RBR ） 。如果RBR是空的，的RBR内容复制到RBR。如果不是这样，拥有的数据的RBR直到RBR可用。这种结构可让存储前两次的话，而目前的接待一词正在取得进展。
为了保持引脚兼容性与以前的设备，并非所有54x设备McBSPs执行BCLKS引脚。出于这个原因，选择54x设备允许无论是接收时钟引脚（ BCLKR ）或发送时钟引脚（ BCLKX ）将配置为输入时钟的采样率发生器。这增强是通过两个寄存器位：引脚控制寄存器（ PCR ）技术位7 -增强采样时钟模式（ SCLKME ）和采样率发生器寄存器2 （ SRGR2 ）位13 - McBSP接口采样率发生器时钟模式（ CLKSM ）。 SCLKME是除了扩增载于以往的McBSPs
' C5000设备。所选择的采样率发生器（课）时钟输入源代码是由结合CLKSM和SCLKME位值。
表1-9 .外部时钟源的采样率发生器支持
当其中一个双向引脚， BCLKR或BCLKX ，被配置为时钟输入，其输出缓冲器被自动禁用。例如， SCLKME = 1和CLKSM = 0时， BCLKR引脚配置为输入管脚。在这种情况下，无论是发射器和接收器电路可以同步至输出的课设置的PCR位（ 9点08分）为CLKXM = 1和CLKRM = 1 。然而，只有课输出驱动到BCLKX脚，因为BCLKR输出被自动禁用。
在CPU和DMA可以将数据从McBSPs和可同步转移McBSP串口中断的基础上，运动的信号，和状态标志。的DMA能够处理的数据之间的流动McBSPs和记忆，没有被CPU 所干预。
除了标准的串行端口功能，提供的多通道缓冲串口可编程时钟和帧同步的一代。在可编程
职能是：
帧同步脉冲宽度
帧期
帧同步延迟
时钟参考（内部与外部）
时钟分割
时钟和帧同步极性
芯片上的硬件压缩可以压缩和扩展的数据在这两种-law或A-law的格式。当压缩使用，传输数据编码根据指定压缩法和接收的数据是2解码，以补充格式。
McBSP串口允许的多种渠道，以独立的选择发射机和接收机。当多种渠道都被选中，每帧代表了时分复用（时分复用）数据流。在使用TDM数据流， DSP的CPU可以进行编程，多进程数据流所需要的具体应用。因此，以节省内存和总线带宽，多选择允许独立的特别有利渠道的传输和接收。最多为32个通道的128频道位流可以启用或禁用。选择装置得到了加强，允许启用或禁用的多达128个频道在128通道比特流。设备支持这一加强中列出表1-10 。特别是有利的独立渠道的传输和接收。最多为32个通道的128频道位流可以启用或禁用。选择装置得到了加强，允许启用或禁用的多达128个频道在 128通道比特流。设备支持这一加强中列出表1-10 。
表1-10 .器件支持多达128通道的TDM
该时钟停止模式（ CLKSTP ）中的多通道缓冲串口提供兼容串行外设接口协议。时钟停止模式与只单相架和一个字每帧。字大小支持是可编程的多通道缓冲串口的8 - ， 12 - ， 16 - ， 20 - ， 24 - ，或32位元作业。当McBSP串口配置为在串行外设接口模式，两个发射器和接收器共同运行主机或作为从机。
该组McBSP是完全静态和运行任意低时钟频率。那个最高频率是CPU的时钟频率除以2 。
1.5.7通用I / O （ GPIO ）引脚
该系列器件'54x提供通用I / O引脚，可阅读或书面的，通过软件控制。所有设备支持两个GPIO引脚。
BIO-一般输入指示赖以有条件可以基于。
XF-外部标志输出，可驱动下的高或低的软件控制。
BIO和XF常常被用于握手职能。除了上述描述引脚，其他GPIO引脚可在选定的设备。一些GPIO引脚的复用的McBSP串口/ HPI接口引脚功能和一些个GPIO引脚专用。复引脚可用于的GPIO功能或1 McBSP串口/接口功能软件的控制下。然而，专用的GPIO引脚总是用于一般用途的I / O见表1月1日的可用性GPIO引脚上的每个设备。
1.5.8硬件定时器
该'54x器件具有一个16位定时电路4位预定。那个定时器计数器递减一个在每一个CLKOUT周期。每次计数器递减到零，一个定时器中断产生。计时器可停止，重新启动，重启，或者禁用的具体状态位。
1.5.9时钟发生器
有两种基本选择时钟产生的'54x系列器件：被二整除和PLL 。在第一个选项， CPU时钟产生除以输入时钟提供X2/CLKIN两个。第二种选择使用锁相环电路来产生CPU时钟频率，这是多的频率的输入时钟。该PLL方法允许高频内部CPU时钟将产生低频外部时钟。文护低频时钟关闭芯片降低系统能耗，降低时钟产生的电磁干扰（ EMI ） ，并有利于利用不太昂贵的外部晶体或振荡器。所需的时钟选项最初选定的时钟模式（ CLKMD ）引脚。
时钟可供选择的'54x家庭取决于设备。然而，所有'54x器件提供了鸿沟通过两个时钟能力。安大略器件提供了一个硬件的PLL ，所需的乘法因素是所选择的国家的时钟模式引脚只。
1.5.9.1硬件锁相环
有两种类型的硬件的PLL提供不同的乘法因素。选择一个硬件的PLL提供鸿沟通过两个操作和乘法因素1 ， 1.5 ， 2 ，或3 。2个可供选择的硬件PLL通过两个操作和乘法因子1 ， 4 ， 4.5或5 。
1.5.9.2软件锁相环
该软件是可编程锁相环时钟倍增因子可改变软件的控制下。最初的时钟模式设置确定由时钟状态模式引脚，然后PLL能够进行编程，改变时钟模式。该软件的PLL提供乘法因素从0.25至16日。该软件的PLL也提供内建的可编程锁延迟计数器，可以防止从时钟频率的中央处理器，直到预定的锁定时间已经过去，从而确保锁相环有足够的时间来锁定输入时钟。
输入时钟的DSP是提供了X2/CLKIN引脚，可生产的外部时钟源（即集成电路振荡器） ，或可以生产的片上振荡器的DSP的只有三个外部元件：晶体或陶瓷谐振器，和两个电阻。
该PLL选择各自的'54x系列DSP是列入外设部分的表1-1 。欲了解更多详细资料操作的时钟选项和硬件或软件锁相环，征询 TMS320C54X系列DSP参考集，第1卷： CPU和外设（文献编号SPRU131 ）。
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