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仿真结果如图4-4所示：
图4-4显示电路部分的仿真图
仿真说明：
通常为了降低功率的需求，会采用依序扫描的方式即为动态显示轮流点亮多个七段显示器。
当本程序和其他两个部分电路整合时，只剩下SEGOUT和SELOUT两个依然为输入接口的管脚，其余将以SIGNAL的方式定义为内部信号。
显示电路只会显示数字按键所产生的数码，而不会显示功能按键所产生的数码。
第五章 硬件的实现
5-1 FPGA的简介
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1.采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC电路的中试样片。
2.FPGA内部有丰富的触发器和I／O引脚。
3.FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之 一。
4.FPGA采用高速CHMOS工艺，功耗低，与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程[13]。
CPLD/FPGA介绍
可编程逻辑器件PLD(Programable Logic Device)是允许用户编程(配置)实现所需逻辑功能的电路, 它与分立元件相比,具有速度快、容量大、功耗小和可靠性高等优点。由于集成度高，设计方法先进、现场可编程，可以设计各种数字电路，因此，在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域内得到了广泛应用[14]。不久的将来将全部取代分立数字元件，目前一些数字集成电路生产厂商已经停止了分立数字集成电路的生产。因此应该学会PLD的设计技术。
PLD电路早期代表产品由XLINX公司推出的门阵列，称为FPGA（Field Programable Gate Array）,随后ALTERA公司推出以并行走线的PLD产品，称为CPLD（Complex Programable Logic Device），这些早期产品价格高达万元，其开发软件价格高达几十万元。但是随着生产技术水平的提高，现在PLD产品的价格已大大降低，一片5000门、具有5K X 8的SRAM电路作配置、84脚封装、速度达40—200MHz的PLD的价格已经下降到一百元以下。每一片这样的PLD可以设计成单片机、或者是CPU等，并且可以在外部接线完成以后还可以重新进行设计多次[15]。
本课题根据实际条件，采用本校实验室的KHF—1型FPGA实验箱。
实验系统由主板和下载板组成，能够满足实验的需要，同时也可用作FPGA应用系统，用户能够使用实验板上的2个标准26针插座CMO6、COM7进行外扩。
在主板上设有开关量输入按扭、脉冲信号输入开关、LED数码管显示器、LED发光二极管、键盘等，可进行计数器、移位寄存器、扫描显示、加法器、A/D转换器、分频器等几十种数字电路与系统的实验。下载板采用了Altera公司生产的引脚为208、集成度为3
万门FPGA芯片EP1K30QC208—3，具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已经用完的情况。
本实验系统在PC机上还配有一个专用下载软件，供用户下载程序。当串行通信电缆分别与下载板和PC机相连后，通过次界面可以将在MAX+PLUS下编写的电路进行下载、写EEPROM和读EEPROM。
1．时钟源
本实验系统有22.1184M,10M晶振，4M晶振，分别接在CPLD芯片的管脚P80,P183,P184,为实验板提供时钟信号。同时，为了方便操作，还为系统提供了约1Hz-1MHz连续可调的时钟信号，接至CPLD/FPGA的P78脚，通过调节短路夹J1和J2来改变其输出的频率值。
2．输入开关
其中16个数据开关与CPLD/FPGA管脚的连接情况依次为：
SW1-P28,SW2-P29,SW3-P30,SW4-P31,SW5-P38,SW6-P39,SW7-P40,SW8-P41,SW9-P44,SW10-P45,SW11-P46,SW12-P47,SW13-P53,SW14-P54,SW15-P55,SW16-P56。同时与数据开关和CPLD/FPGA相应引脚相连的还有16个LED显示管，可以作为输出使用。
KHF-1型CPLD/FPGA实验开发系统有10个数码管（SEG1-SEG10）,采用共阴极8段LED数码管。其中SEG1-SEG6采用静态显示方式，SEG7-SEG10采用动态扫描显示方式。
3． 数码显示
本实验系统有10个数码管（SEG1—SEG10），采用工阴8段LED数码管。其中SEG1—SEG6采用静态显示方式，SEG—SEG10采用动态扫描显示方式。
4． 小键盘
主板上有一组矩阵式3*4小键盘，行线（从上至下）连接CPLD/FPGA的管脚P119，P120，P121，P122。列线（从左至右）连接CPLD/FPGA的管脚P111，P112，P115，P116。
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