语音信号μA律压缩的DSP软件实现 第5页

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乘法器，乘法可以在一个指令周期内完成。
(5)特殊的DSP指令：为了更好的满足数字信号处理应用的需要，在DSP指令系统中，设计了一些特殊的DSP指令，以完成一些专门的运算。
(6)快速的指令周期：哈佛结构。流水线操作 专用的硬件乘法器 特殊的DSP指令再加上集成电路的优化设计，可使DSP芯片的指令周期在50NS以下，现在高档的DSP指令周期可以达到5NS。
3.3 TMS320C54X系列DSP的概述
C54X是为实现低功耗。高性能而专门设计的定点DSP芯片，C54X的主要特点包括：
(1)CPU
先进的多总线结构(1调程序总线，3条数据总线，4条地址总线)，40位算术逻辑单元，包括一个40位桶式移位器和两个独立的40位累加器。17位×17位并行乘法器和一个40位专用加法器，用于非流水线操作的单周期乘法、累加操作。比较选择本文来自辣文论文网存储单元，用于为特比算子的加法、比较选择指数编码器E，用来在一个单周期内计算一个40位累加器中数值的指数。两个地址产生器，包括8个辅助寄存器和2个辅助寄存器算数单元。
(2)存储器
192K字×16位可寻址的存储器空间(64K的程序空间，64K的数据空间和64K字的I/O)，对于C548，C549，C540，C5410，C5420DSP；可以扩展程序空间为8MB。片内配置数量如表3-1所示
表3-1 片内配置数量
器件 程序ROM 程序、数据ROM DARAM SARAM
C541 20 8 5 0
C542 2 0 10 0
C543 2 0 10 0
C545 32 16 6 0
C546 32 16 6 0
C548 2 0 8 24
C549 16 16 8 24
C5402 4 4 16 0
C5410 16 0 8 56
C5420 0 0 32 168

(3)指令集毕业论文http://www.751com.cn
单指令重复和块指令重复操作，用于程序和数据管理的块存储器移动指令，32位长操作数指令，2或3个操作数同时读的指令，具有并行存储和并行加载的算术指令，条件存储指令，从终端快速返回。
(4)片内外设
软件可编程的等待状态发生器，可编程的存储器转换，具有内部振荡器或外部时钟源的片内锁相环时钟发生器。外部总线关控制可禁止外部数据总线，地址总线和控制信号，具有总线保持器特性的数据总线端口，C54XDSP根据器件的信号不同，具有不同的端口配置数量。
表3-2 端口配置数量
器件 主机端口接口 串行串口
  同步 缓冲 多通道缓冲 时分复用
C541 0 2 0 0 0
C542 1 0 1 0 1
C543 0 0 1 0 1
C545 1 1 1 0 0
C546 0 1 1 0 0
C548 1 0 2 0 1
C549 1 0 2 0 1
C5402 1 0 0 2 0
C5410 1 0 0 3 0
C5420 1 0 0 6 0
(5)25/20/15/12.5/10.6/6.25NS单周期，定点指令执行周期，具体可参考相关的器件手册
(6)电源
可用IDLE1，IDLE2和IDLE3指令来控制功耗，以工作在节电方式，控制可以禁止CLKOUT信号。
(7)仿真标准IEEE1149.1标准
3.4 TMS320C5402芯片概述
TMS320C5402是TI公司1996年推出的第七代定点数字信号产品。
TMS320C5402结构特点：
•时钟频率可调
•192KB存储空间，(64KRAM，64KROM，64KI/O)
•全双工串行口，支持8位或16位数据传送
•时分多路串口TMD
•外扩能力：1MX16B 的ROM，64K字RAM，64K字I/O能力
•低功耗本文来自辣文论文网
内部结构：
•8条16位总线，4条程序数据总线和4条地址总线；
•6级流水线处理能力；
•26个特殊功能寄存器；
•2个通用I/O(BIO\和XF)，64KI/O空间必须通过外加锁存或缓冲电路，配合外部I/O读写控制时序构成片外外设的控制电路；
•软件可编程定时器；
•144个引脚，TQPF或BGA封装；
CPU
运算部件
•ALU(Arthmatics and Logical Unit)
•CSSU(Compare Select Save Unit)
•桶形移位器
控制部件毕业论文http://www.751com.cn
•处理器工作方式及寄存器PMST(Processor Mode Status)
   IPTR(interupt vector pointer)，MP/MC，OVLY(OVERLAY)，AVIS(ADDRESS VISIBILITY)，DROM(DATAROM)，CLOCKOFF，SMUL(Saturation on Multiplication)，SST(Saturation to Store)；    ST0；    ST1；
BIO\为分支转移控制输入端口
XF为外部标志输出端口
复位状态：复位时，CPU主要寄存器ST0、ST1、PMST的状态为ST0=1800H、ST1=2900H、PMST=FF80H。
时钟电路由内部振荡器和锁相环PLL两部分组成。
TMS320C5402是一款高性价比的数字信号处理器[3～4]。片上有可编程等待状态发生器和块切换寄存器、两个多通道增强型缓冲串口(McBsp)、一个增强型的8位并行主机接口(HPI8)、两个16位定时器、一个辣通道DMA控制器。TMS320C5402还有4K×16bit片上ROM和4K×16bit片上RAM，最大可寻址1M×16bit的存储空间。片上ROM的保留区域对用户来说是不可用的，原因是用户无法写入数据。片上ROM包括为Bootloader保留的区域及A律表、μ律表、sin表和中断向量表。TMS320C5402有内部振荡器构成的内部时钟源和锁相环时钟发生器构成的外部时钟源。
MCBSP是TMS320C5402的多通道缓冲串口(MCBSP0和MCBSP1)。MCBSP的外部通过6个管脚与其他串行器件相连，在内部与DSP的内核连接。串行数 据收发管脚与内部各个串口寄存器相连。
根据MCBSP的功能和结构，可以将其工作方式概括为：SPI工作方式和多通道缓冲工作方式。
MCBSP的外部管脚为：串行数据接收管脚DR、接收时钟管脚CLKR、接收帧同步信号管脚FSR、发送时钟管脚CLKX、串行数据发送管本文来自辣文论文网脚DX、发送帧同步信号管脚FSX。在时钟和帧同步信号控制下，接收和发送通过DR和DX引脚与外部器件直接通讯。在TMS320C5402内部CPU对MCBSP的操作，利用了数个16位控制寄存器，通过2个中断和4个事件信号控制模块触发，对片内外设总线进行存取控制。在进行数据接收时，数据到达接收管脚DR后，在接收时钟CLKR的上升沿(或下降沿)处被逐位依次移入RSR中，当收满一个字后，RSR被拷贝到缓冲寄存器RBR，接着再拷贝到数据接收寄存器DRR，此刻CPU可以通过外设总线从DRR中读取收到的数据。发送数据时，CPU将数据写入数据发送寄存器DXR，接着拷贝到发送移位寄存器XSR，在发送帧同步信号FSX后，CLKX的上升沿(或下降沿)到来时，XSR的内容被逐位依次移到发送管脚DX上。

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