VCMOS直接数字合成器设计 第3页
1.芯片简介
AD9951是一个直接数字频率合成器（DDS），其特点是有一个工作在400MSPS的14位数/模转换器（14bit DAC）. AD9951采用了先进的DDS技术,芯片内部有一个高速的，高性能的DAC，能够形成一个数位可编程的，完整的高频合成器DDS系统，有能力产生频率达200 MHz的模拟正弦波。AD9951可提供快速频率跳变和高精度分辩率（32位频率控制字）。频率调谐和控制字经并行口或串行口输入到AD9951。
在工业应用中，AD9951的工作温度为–40°C到+105°C。
2.AD9951的主要电气特性
AD9951的主要电气特性如表1所列。测试条件：若无特别说明, AVDD, DVDD = 1.8 V±5%, DVDD_I / O = 3.3 V±5%, RSET = 3.92 kΩ,基准时钟频率为20 MHz,放大器启动20×.DAC输出功率是参考AVDD,不是 AGND。
参数 温度 最小值 典型值 最大值 单位
基准时钟输入特性
频率范围
REFCLK倍频器不使能 FULL 1 400 MHz
REFCLK倍频器使能4× FULL 20 100 MHz
REFCLK倍频器使能20× FULL 4 20 MHz
输入电容 25°C 3 pF
输入阻抗 25°C 1．5 kΩ
工作循环 25°C 50 %
工作循环与REFCLK倍频器使能 25°C 35 65 %
REFCLK输入功率1 FULL -15 0 +3 dBm
DAC输出特性
分辨率 14 Bits
满刻度输出电流 25°C 5 10 15 mA
增益误差 25°C -10 +10 %FS
输出电流偏移 25°C 0.6 μA
非线性微分 25°C 1 LSB
非线性积分 25°C 2 LSB
输出电容 25°C 5 pF
残留相位噪声@_ 1 kHz偏移量, AOUT=40 MHz
参数 温度 最小值 典型值 最大值 单位
REFCLK倍频器使能@_20× 25°C -105 dBc/Hz
REFCLK倍频器使能@_4× 25°C -115 dBc/Hz
REFCLK倍频器不使能 25°C -132 dBc/Hz
电压范围 25°C AVDD-0.5 AVDD+0.5 V
宽带SFDR
1 MHz到10 MHz AOUT 25°C 73 dBc
10 MHz到40 MHz AOUT 25°C 67 dBc
40 MHz到80 MHz AOUT 25°C 62 dBc
80 MHz到120 MHz AOUT 25°C 58 dBc
120 MHz 到 160 MHz AOUT 25°C 52 dBc
窄带SFDR
40 MHz AOUT (±1 MHz) 25°C 87 dBc
40 MHz AOUT (±250 kHz) 25°C 89 dBc
40 MHz AOUT (±50 kHz) 25°C 91 dBc
40 MHz AOUT (±10 kHz) 25°C 93 dBc
80 MHz AOUT(±1 MHz) 25°C 85 dBc
80 MHz AOUT(±250 kHz) 25°C 87 dBc
80 MHz AOUT(±50 kHz) 25°C 89 dBc
80 MHz AOUT (±10 kHz) 25°C 91 dBc
120 MHz AOUT(±1 MHz) 25°C 83 dBc
120 MHz AOUT(±250 kHz) 25°C 85 dBc
120 MHz AOUT(±50 kHz) 25°C 87 dBc
参数 温度 最小值 典型值 最大值 单位
120 MHz AOUT (±10 kHz) 25°C 89 dBc
160 MHz AOUT(±1 MHz) 25°C 81 dBc
160 MHz AOUT(±250 kHz) 25°C 83 dBc
160 MHz AOUT(±50 kHz) 25°C 85 dBc
160 MHz AOUT (±10 kHz) 25°C 87 dBc
时序特征
串联的控制总线
最大频率 FULL 25 Mbps
最小Low时钟脉冲宽度 FULL 7 ns
最小High时钟脉冲宽度 FULL 7 ns
最大时钟脉冲上升／下降时间 FULL 2 ns
最小数据初始化时间DVDD_I / O 3.3 V FULL 3 ns
最小数据初始化时间DVDD_I / O = 1.8 V FULL 5 ns
最小数据保持时间 FULL 0 ns
最大数据有效时间 FULL 25 ns
起始时间2 FULL 1 ms
最小数据时钟脉宽高 FULL 5 SYSCLK周期3
Ｉ／O初始化时间DVDD_I / O = 3.3 V FULL 4 ns
Ｉ／O初始化时间DVDD_I / O = 3.3 V FULL 6 ns
Ｉ／O数据保持时间 FULL 0 ns
传输延迟
Ｉ／O更新时钟 25°C 24 SYSCLK周期
Ｉ／O更新至相位偏移变化延迟 25°C 24 SYSCLK周期
Ｉ／O更新至振幅变化延迟 25°C 16 SYSCLK周期
CMOS逻辑输入
逻辑1电压@_ DVDD_I / O ( 管脚43) = 1.8 V 25°C 1.25 V
参数 温度 最小值 典型值 最大值 单位
逻辑0电压@_ DVDD_I / O（管脚43) 1.8 V 25°C 0.6 V
逻辑1电压@_ DVDD_I / O (管脚43) = 3.3 V 25°C 2.2 V
逻辑0电压@_ DVDD_I / O (管脚43) = 3.3 V 25°C 0.8 V
逻辑1电流 25°C 3 12 μA
逻辑0电流 25°C 12 μA
输入电容 25°C 2 pF
CMOS逻辑输出（1 mA载荷）DVDD_I O = 1.8 V
逻辑1电压 25°C 1.35 V
逻辑0电压 25°C 0.4 V
CMOS逻辑输出（1 mA载荷）DVDD_I / O = 3.3 V
逻辑1电压 25°C 2.8 V
逻辑0电压 25°C 0.4 V
功率损耗（AVDD = DVDD = 1.8 V）
单音的信号模式 25°C 162 171 mW
快速断电方式 25°C 150 160 mW
完全的休眠模式 25°C 20 27 mW
同步FUNCTION4
最大同步时钟频率（DVDD_I / O = 1.8 V） 25°C 62.5 MHz
最大同步时钟频率（DVDD_I / O = 3.3 V） 25°C 100 MHz
SYNC_CLK校准Resolution5 25°C ±1 SYSCLK周期
1实现可能达到最好的相位噪声，该振幅可能应用在时钟脉冲上。减少该时钟输入振幅将减少该相位噪声信息装置。
2、起始时间恢复从模拟断电方式（看该节）。最长的定时要求该基准钟放大器PLL到该参数值。该初始值假定是没有电容在DACBP引脚而且最好使用推荐的PLL环路滤波器。
3、SYSCLK 周期引用该实际的时钟脉冲频率应用芯片内通过该DDS。如果该基准时钟放大器与外部参考时钟脉冲频率并联、该SYSCLK频率是该外部的频率乘以该基准时钟倍增因数。如果该基准钟放大器没有应用，该SYSCLK频率就等于外部参考时钟脉冲频率。
4、SYNC_CLK = 1／４SYSCLK比率。因为 SYNC_CLK比率≥50 MHz、用该高速的同步启动位、 设置CFR2<11>、。
5、这个参数指出那数字同步特征不能克服在系统时钟上升边之间的相位延迟（定时失真）。如果该系统时钟边缘是定位、该同步功能在两个之间边缘将不会增加该失真。
3.绝对最大额定值
上一页 [1] [2] [3] [4] [5] [6] [7] [8] 下一页
VCMOS直接数字合成器设计 第3页下载如图片无法显示或论文不完整，请联系qq752018766
