VCMOS直接数字合成器设计 第4页
参数 取值
最高结温 150°C
DVDD_I / O（管脚43） 4V
AVDD, DVDD 2V
数字输入电压（DVDD_I / O = 3.3 V） -0.7V到+5.25V
数字输入电压（DVDD_I / O 1.8 V） -0.7V到+2.2V
数字输出电流 5 mA
贮存温度 -65°C to +150°C
工作温度 -40°C to +105°C
焊接温度（10秒焊接） 300°C
θJA 38°C/W
θJC 15°C/W
强调超过绝对最大额定值可以永久性损坏该装置。这是强调额定值和函数运算在该装置其他的情况指出在该操作技术要求明确指出。超出绝对最大额定值的使用延长周期将会影响器件的可靠性。
图2.输入,输出等效电路
4.AD9951的芯片封装与引脚功能
4.1引脚封装形式
图3引脚封装形式
注意接通封装底部裸过露焊盘应当尽可能接近DAC的模拟地，引脚43, DVDD_I/ O,可以是提高到1.8 V或3.3 V；然而, DVDD引脚（引脚2和引脚34）只能是升幂1.8 V。
4.2引脚功能描述
AD9951的引脚功能如表3所示。
表3.AD9951的引脚功能
引脚 符号 I/O 功能
1 I/O UPDATE I 上升沿改变内部缓冲区存储器内容，给Ｉ／O寄存器,此管脚必须是建立并且保持SYNC_CLK输出的信号。
2,34 DVDD I 数字电源引脚（1.8 V）。
3,33,42,47,48 DGND I 数字电源接地引脚。
4,6,13,16,18,19,25,27,29 AVDD I 模拟电源引脚（1.8 V）。
5,7,14,15,17,22,26,28,30,31,32 AGND I 模拟电源接地引脚。
8 OSC/REFCLK I 基准时钟／振荡输入,当REFCLK端口可以单端方式, REFCLKB需连接一个0.1μF的去耦电容器到AVDD。
引脚 符号 I/O 功能
9 OSC/REFCLK I 基准时钟／振荡输入是时钟输入部分接通振荡器／REFCLK。
10 CRYSTAL OUT O 输出功率的振荡器部分。
11 CLKMODESELECT I 振荡器部分的控制引脚,当这个引脚为高电平时，作为振荡器部分的使能端，为低电平时,振荡器部分是旁路的。
12 LOOP_FILTER I 管脚规定外部的零位补偿REFCLK的电路倍频器连接到PLL环路滤波器,电路由一个1kΩ电阻器与一个0.1μF电容器串联到AVDD。
20 IOUT O DAC输出偏置通过一个电阻器到AVDD, 不是AGND。
21 IOUT O DAC输出功率将偏置通过一个电阻器于AVDD,不是 AGND。
23 DACBP I DAC 偏置去耦引脚。
24 DAC_RSET I 一个电阻器（额定值为3.92 kΩ）连接AGND到DAC_RSET建立参考电流至DAC。
35 PWRDWNCTL I 用作一个外部下电控制（看表8所示）。
36 RESET I 高电平有效，硬件复位引脚,确定RESET管脚是描述AD9951于初始状态Ｉ／O端口寄存器地址表。
37 IOSYNC I 异步高电平有效Reset串行端口控制器。当处于高电平时,Ｉ／O电流断开,一个新的Ｉ／O于IOSYNC开始返回low。如果管脚没有接地；禁止应用此引脚。
38 SDO O 当使用3总线串行Ｉ／O端口时,此管脚充当串行数据输出。作为一个2线串行端口时,此管脚不用。
39 CS I 此引脚功能当做一个低电平激活芯片选择,允许多片芯片均分Ｉ／O总线。
40 SCLK I 对于Ｉ／O来说,此插头功能当做串行数据时钟脉冲进行输入/输出操作。
41 SDIO I/O 当Ｉ／O为3总线串行端口时,此管脚为唯一的串行数据输入。当作为2线串行端口时,此引脚是双向的串行数据引脚。
43 DVDD_I/O I 数字电源（Ｉ／O存储单元为3.3 V）。
44 SYNC_IN I 输入信号经常同时发生多重AD9951.此输入连接SYNC_CLK输出以控制AD9951。
45 SYNC_CLK O 同步脉冲输出引脚为一同步装置。
引脚 符号 I/O 功能
46 OSK I 输入引脚经常由控制振幅键控操作。OSK是SYNC_CLK的同步调幅引脚。当OSK不是用于可编程时,此引脚连接到DGND。
<49> AGND I 在所有的裸露焊盘当中,DAC必须附属必须尽可能的接近AGND。
5.内部结构与工作原理
5.1动态曲线特征
图4 FOUT = 1 MHz FCLK = 400 MSPS, WBSFDR
图5. FOUT =10 MHz, FCLK = 400 MSPS ,WBSFD
图6 FOUT = 40 MHz, FCLK = 400 MSPS, WBSFDR
图7. FOUT = 80 MHz ,FCLK = 400 MSPS, WBSFDR
图8 FOUT = 120 MHz, FCLK = 400 MSPS, WBSFDR
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