VCMOS直接数字合成器设计 第7页
OSK缓冲计数器是可装载减法计数器,产生的时钟信号来对抗产生固有的比例系数。缓冲计数器装着ASFR,计数范围为1（十进制）。这个负荷和递减计数器延续，只要计时器是启动的,在范围内就可计数为1,除非计时器不负荷。
如果负荷OSK计时器位（CFR1<26>）可以调整,那缓冲计数器是负荷在I / O不断改进或在范围特征值之上。计数器在负荷范围内可以由三种方法得到1。
方法一,变量OSK输入引脚附近。当OSK输入引脚变量状态时、ASFR大小是存入缓变率计时器、然后正常着手递减计数。
方法二,扫描比率计数器可以是在负荷范围计算,如果负荷OSK计数器位（CFR1<26>）是变化的,那么I / O在输出前不断变化。
上面介绍的方法其中扫描斜坡从自动模型振幅键控方式处出发到有源的自动模型振幅键控方式不起作用，比率计数器可以是负荷以前范围的计算；简而言之，那时描绘启动位正在调整。
图18.开关模型键、方框图
外部模型振幅键控方式
外部模型振幅键控方式通过记录 CFR1<25>到逻辑1并记录CFR1<24>到逻辑0从而启动。当配置适合于外部模型振幅键控时,ASFR变成比例系数适合于数据通路。
比例系数是同时发生经I / O不断改进功能到 SYNC_CLK。
同步；寄存器不断变化（I / O不断变化）
功能SYNC_CLK和I / O不断变化
基准线经AD9951对SYNC_CLK同步信号（供给外部地到那用户接通SYNC_CLK管脚）。I / O不断变化,模型接通上升沿的引脚SYNC_CLK。
内部, SYSCLK是供应给4分频器到生产SYNC_CLK信号。SYNC_CLK信号前,用户先接通SYNC_CLK引脚。启动同步脉冲硬件时钟装置。这是推动任何外部硬件到获得它的定时SYNC_CLK. I / O不断改变信号和 SYNC_CLK内部缓冲区含量转换成控制寄存器的装置。综合SYNC_CLK和I / O不断改变引脚提供给用户,常数等待时间与 SYSCLK有关，并且保护相位连续性的模拟输出信号代码或相位偏移值。图19表明Ｉ／O不断变化且同步定时循环。
记录同步逻辑∶
1） Ｉ／O不断变化信号边缘被检测到产生单个上升沿时钟信号驱动寄存器组跳动。Ｉ／O不断变化信号没有约束当前方式,最低的接通时间Ｉ／O不断变化是SYNC_CLK时钟周期。
2） Ｉ／O不断变化管脚是建立和保持在上升沿的SYNC_CLK和有零保持定时和4 ns准备时间。
图19.Ｉ／O同步方框图
图20.Ｉ／O同步时序图
同时并联发生AD9951
存在三种可能得到的同步方式电路∶自动同步方式,软件控制手控同步方式，硬件控制手控同步方式。就一切情况而论，电路想同时发生两个或更多装置,必须注意以下下情况。第一,全部的单位必须均分一个公共时钟来源追踪长度和路径阻抗电路是使保持设备输入格式的相延迟线,与接近支流时钟脉冲尽可能相配。第二,Ｉ／O信号不断变化上升沿必须是提供同步信号到全部的装置体系。最后,不管是同步方法使用，DVDD_I／O供给应从3.3 V开始,尽管装置是同时发生AVDD和DVDD 1.8 V。
在自动同步方式中，一个装置是作为控制；另一装置（美国）将要控制它。当合用配置方式时，从属设备必须自动地与它们的固有时钟脉冲同步，到SYNC_CLK输出信号主件。为了进入自动同步方式，调整从属设备的自动同步位（CFR1<23> = 1）。连接SYNC_IN输入（美国）到控制SYNC_CLK输出功率。从属设备必须连续不断地变化相位关系， SYNC_CLK直到它与SYNC_CLK输入同相，是SYNC_CLK\主件。当起动同时发生装置通过SYSCLK,速度除 250 MSPS外，调整高速同步增强启动位（CFR2<11> = 1）。
在软件手控同步方式中，电路推动装置推进SYNC_CLK上升沿SYSCLK（1 / 4 SYNC_CLK周期）。为了触发手控的同步方式，调整从属设备手控的软件（CFR1<22> = 1）。引脚（CFR1<22>）将得到立即清除。为了提高 SYNC_CLK的上升沿脉冲长度误差时，这个位必须调整并联定时。
在硬件手控同步方式中，SYNC_IN输入引脚是配置它必须从SYNC_CLK管脚中推进上升沿的SYNC_IN信号,每次装置检测一个上升沿。为了设计硬件手控同步方式，调整硬件手控同步位（CFR2<10> = 1）。不同的软件人员设计出的位不同，这个位工作非自我清除。启动硬件手控同步方式，前沿检测接通SYNC_IN输入必须使设计推进上升沿SYNC_CLK,由一个SYSCLK控制直到启动位结束（CFR2<10> = 0）。
利用单个晶体管驱动并联AD9951时钟输入
AD9951晶体振荡器输出信号接通结晶外面的引脚，启动结晶到驱动并联AD9951。为了芯片使AD9951并联运转，芯片外面的管脚AD9951利用外部芯片将连接到那REFCLK输入的另一个AD9951。
芯片外面的引脚是不变的,直到CFR2<9>位调整，启动输出功率。驱动芯片外面的引脚处于低电平，因此这个信号在驱动负荷以前将处于缓冲状态。
5.5串行端口OPERATION
AD9951指令字节指定读／写入操作和寄存器地址。串联的OPERATION接通AD9951存在唯一的寄存器，非字节级。AD9951，串行端口控制器指令字节寄存器地址，自动地产生特有的寄存器字节地址。另外，控制器控制全部的字节,寄存器接通。它在串联的Ｉ／O OPERATION期间要求全部的字节存取到累加寄存器。IOSYNC功能可用于阻止Ｉ／O OPERATION，从而访问一部分字节。
存在两个阶段到通信周期AD9951。阶段1是指令周期,记录指令字节AD9951与它一致的从第一个持续到第八个上升沿。指令字节AD9951串行端口控制器与信号关系到数据传送周期,是阶段2的通信周期。阶段1指令字节定义不论即将来临的数据传送是读还是写，用串联的寄存器存取。（注意到串联的寄存器的是存取还是与那字节是书面的,与例operation部分细节相同.）
第一个到第八个上升沿的各通信周期用来记录指令字节AD9951。剩余边缘属于阶段2的通信周期。阶段2是实际资料传递在AD9951和系统控制器之间。字节传递在阶段2的通信周期寄存器，寄存器是存取的一个函数期间数目。例如：当存取控制函数寄存器号码2时,是三个字节宽度，阶段2命令三个字节传递。如果存取频率代码是四个字节宽度,阶段2命令四个字节传递。在传递全部的数据字节指令以后,通信周期结束。
在前一个通信周期结束后,AD9951串行端口控制器期待下一次通信周期。数据输入到AD9951描述了上升沿的全部过程，使AD9951接通后沿的图21通过图24在了解控制器的AD9951串行端口。
图21.串行端口记录低电平同步时钟脉冲
图22. 3 -线串行端口读高电平同步时钟脉冲
图23.串行端口记录高电平同步时钟脉冲
图24. 2 -线串行端口读高电平同步时钟脉冲
5.6指令字节
指令字节包含以下内容∶
表7
MSB D6 D5 D4 D3 D2 D1 LSB
R/Wb X X A4 A3 A2 A1 A0
R / Wb是一个7位字节指令，不管数据传递是读还是写，在指令字节记录之后发生。逻辑高电平运行读操作.逻辑0运行写操作。
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