CPSK调制VHDL程序及仿真源代码 第3页
signal q:integer range 0 to 3; --分频
signal xx:std_logic; --寄存相对码
begin
process(clk,x) --此进程完成相对码到绝对码的转换
begin
if clk'event and clk='1' then
if start='0' then q<=0;
elsif q=0 then q<=1;
elsif q=3 then q<=0; y<=xx xor x; xx<=x; --输入信号x与前一输入信号xx进行异或
else q<=q+1;
end if;
end if;
end process;
end behav;
2. 相对码－绝对码转换VHDL程序仿真图及注释
相对码到绝对码的转换程序仿真图及注释如图8.11.19所示。
（a）相对码到绝对码的转换程序仿真全图
注：a.当q=3时，输出信号y是信号x与xx（输入信号x延时一个基带码长）的异或。
b.输出信号y滞后于输入信号x 一个基带码长（4个clk）。
（b）相对码到绝对码的转换程序仿真局部放大图
图8.11.19 相对码到绝对码的转换程序仿真图及注释
上一页 [1] [2] [3]
CPSK调制VHDL程序及仿真源代码 第3页下载如图片无法显示或论文不完整，请联系qq752018766
