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FSK调制与解调VHDL程序及仿真程序 第2页

更新时间:2010-4-3:  来源:毕业论文
FSK调制与解调VHDL程序及仿真程序 第2页
图8.10.9 FSK解调电路符号
8.10.6 FSK解调VHDL程序及仿真
1. FSK解调VHDL程序
--文件名:PL_FSK2
--功能:基于VHDL硬件描述语言,对FSK调制信号进行解调
--最后修改日期:2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_FSK2 is
port(clk      :in std_logic;             --系统时钟
     start    :in std_logic;             --同步信号
     x      :in std_logic;             --调制信号
     y      :out std_logic);           --基带信号
end PL_FSK2;
architecture behav of PL_FSK2 is
signal q:integer range 0 to 11;           --分频计数器
signal xx:std_logic;                   --寄存器
signal m:integer range 0 to 5;           --计数器
begin
process(clk)                         --对系统时钟进行q分频
begin
if clk'event and clk='1' then xx<=x;      --在clk信上升沿时,x信号对中间信号xx赋值
   if start='0' then q<=0;              --if语句完成Q的循环计数
   elsif q=11 then q<=0;
   else q<=q+1;
   end if;
end if;
end process;
process(xx,q)                         --此进程完成FSK解调
begin
if q=11 then m<=0; --m计数器清零
elsif q=10 then
   if m<=3 then y<='0';                --if语句通过对m大小,来判决y输出的电平
   else y<='1';
   end if;
elsif  xx'event and xx='1'then m<=m+1;  --计xx信号的脉冲个数
end if;
end process;
end behav;
2.FSK解调VHDL程序仿真图及注释FSK解调VHDL程序仿真图及注释如图8.10.10所示。
(a)FSK解调VHDL程序仿真全图
 注:a.在q=11时,m清零。
b.在q=10时,根据m的大小,进行对输出基带信号y的电平的判决。
c.在q为其它值时,计数器m计下xx(寄存x信号)的脉冲数。
d.输出信号y滞后输入信号x 10个clk。
(b)FSK解调VHDL程序仿真局部放大图
图8.10.10 FSK解调VHDL程序仿真图及注释

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