1.2 EDA的工作平台
1.2.1 EDA硬件工作平台
1.计算机。
2.EDA实验开发系统：EDA-V。
1.2.2 EDA 的软件工作平台
PLD（Programmable Logic Device）是一种由用户根据需要而自行构造逻辑功能的数字集成电路。目前主要有两大类型：CPLD(Complex PLD)和FPGA(Field Programmable Gate Array)。它们的基本设计方法是借助于EDA软件，用原理图、状态机、布尔表原文请找QQ3249-114辣,文-论'文.网
http://www.751com.cn达式、硬件描述语言等方法，生成相应的目标文件，最后用编程器或下载电缆，由目标器件实现。生产PLD的厂家很多，但最有代表性的PLD厂家为Altera、Xilinx和Lattice 公司。
第2章 数字钟的系统分析
2.1设计目的
1.掌握多位计数器相连的设计方法。
2.掌握十进制，辣进制，二十四进制计数器的设计方法。
3.继续巩固多位共阴极扫描显示数码管的驱动，及编码。
4.掌握扬声器的驱动。
5.LED灯的花样显示。
6.掌握CPLD技术的层次化设计方法。
2.2功能说明
1.具有时，分，秒，计数显示功能，以24小时循环计时。
2.具有清零，调节小时、分钟功能。
3.具有整点报时功能，整点报时的同时LED灯花样显示。
2.3实验原理
在同一EPLD芯片EPF10K10上集成了如下电路模块：
1．时钟计数： 秒——60进制BCD码计数；
分——60进制BCDD码计数；
时——24进制BCDD码计数；
同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。
2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。编码和扫描可参照“实验四”。
3．扬生器在整点时有报时驱动信号产生。
4. LED灯按个人口味在整点时有花样显示信号产生。
2.4系统硬件
1．主芯片EPF10K10LC84-4。
2．8个LED灯。
3．扬声器。
4．8位八段扫描共阴级数码显示管。
5．三个按键开关（清零，调小时，调分钟）。
第3章 数字钟的底层电路设计
3.1设计规划
该数字钟可以实现3个功能原文请找腾讯752018766辣,文-论'文.网http://www.751com.cn：计时功能、整点报时功能和重置时间功能，因此有3个子模块：计时、报时（alarm1）、重置时间(setmin1、sethour1)。其中计时模块有3部分构成：秒计时器（second1）、分计时器(minute1)、时计时器(hour1)。
1. 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影 响分计数。
2. 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数。
3. 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数。
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