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目前，国内外基于FPGA的数据采集系统主要有以下三个部分组成：数据采集、数据存储、数据处理，整个系统由FPGA编程统一控制。此外还需设计好数据采集装置和FPGA以及FPGA和数据采集装置的接口。61689
常见的数字延迟系统有三种：（1）基于复杂可编程逻辑器件（CPLD）及数控延迟器（AD9501）的精密延迟电路 [8] ，其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统[9]。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点[10]。（2）利用CL602六位多功能计数组合电路，它可完成脉冲计数，频率测量，定时和计时等功能。特点是使用方便，读数直观、体积小、可靠性高。（3）采用51单片机的延迟系统。
一般说来,现有的延迟单元实现方式分为专用和通用两大类。专用的延迟单元如AD9501, 它采用模拟器件实现, 特点是延迟精度高, 可以达到10ps 级别,但是动态范围较小(小于10us);而通用数字延迟单元一般采用可编程逻辑器件实现, 具有可编程和动态范围大的特点(延迟动态范围几乎可根据需要任意编程设定),缺点是受器件工作频率限制,精度较低(通常不到5ns) [3]。且延迟的精度时常会受到工作始终信号的影响，本文中我们要就是的一种基于FPGA的数字延迟线设计。
FPGA即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。本文设计的数字延迟线可分为三大部分分别是，数据采集，数据存储，和数据回放，传统的数据采集一般使用单片机作为处理器，控制A/D转换器，虽然这种方法比较方便实现，但是具有时钟频率低的缺点且外围速度慢的缺点，这越来越不能满足科技发展所要求的数据采集的速度和深度文献综述，限制了整体性能。FPGA与单片机相比，有着频率高，内部延时小，内部存储容量大等优点，比单片机更适应于高速数据采集的场合[5]。这就是我们选择FPGA的主要原因。
此外，目前FPGA是现代设计验证的技术主流[6],以硬件描述语言所完成的电路设计，可以经过简单的综合布局，快速的烧录至FPGA上进行测试。FPGA具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点[7]。兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。与门阵列等其它ASIC相比，它又具有设计开发周期短、设计制造成本低、开放工具先进、质量稳定以及可实时在线检验等优点。
本文主要是利用Verilog语言设计延迟线，因为Verilog语言比较简单，且与我们之前在学习过的C语言比较相似，并且很多逻辑器件的制造厂商都选用的是Verilog语言，国内对Verilog 语言的学习也渐渐超过了VHDL语言，因此我选用该语言进行编程，实现对接收到的目标信号的采样、延时、回放。