FPGA频率综合器时序控制设计(5)

(1)建立系统模型。通过可编程逻辑门阵列FPGA来产生频率步进雷达工作的控制信号，然后给锁相环芯片分频数据控制频综的工作。频综具有三路频率合成信号输出，并且设计中所有的控制信号都来自于同一晶振，使得频率综合器所发出的所有信号都是同步的，这有效解决了频率步进雷达信号同步的问题，所以，凭借这些建立频率合成器模型。

(2)完成锁相环频率综合器参数选取及及程序编写。利用VHDL语言，完成频率步进雷达时序控制信号程序的编写和分频数据程序的编写工作。

(3)实际实验设计。根据实际系统的性能要求做出一个频率综合器时序控制设计。测试各类相关性能指标，验证理论设计方法和仿真设计方法