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(2) 频率分辨率Δf。DDS的频率分辨率Δf也即是频率步进值，可用频率输入值步进一个间隔对应的频率输出变化量来衡量。
fout = fclk /2n (2)
DDS的频率分辨率Δf也即是频率最小步进值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。fout = fclk /2n，由此可见利用DDS技术，可以实现输出任意频率和指定的波形发生器，而且也可以作任意波形发生器，即只要改变ROM查找表中的波形数据就可以实现。因此相位累加器的位数就决定了频率分辨率，位数越多，分频率越高。
2.4 DDS的特点
(1) 在相位累加器的位数n足够大时，理论上DDS可以获得极高的频率分辨率和极快的频率切换速率，这是传统方法难以实现的。
(2) DDS是一个无反馈环节、全数字结构的开环系统，因此其速度极快，一般在纳秒级，易于实现各种数字调制，集成度高。
(3) DDS的相位误差主要依赖于时钟的相位特性，相位噪声和低漂移较低。
(4) DDS具有连续的相位变化，形成的信号具有良好的频谱，这是传统的直接频率合成方法无法完成的[10]。
3. 系统设计
基于DDS技术来实现任意波形发生器的方法主要有两种：(1)自行设计基于FPGA的逻辑电路来解决，(2)采用DDS高性能芯片实现设计。由于DDS专用芯片在出厂前已将波形数据固化到ROM中，此芯片一般采用只读存储器ROM作为波形存储器，这样就不能根据用户的需要更改波形数据生成任意波形。但是利用FPGA设计的DDS电路只要改变FPGA内部波形存储器中存储的波形数据，就可以实现输出任意波形，因而更加具有灵活性。这使得采用FPGA来实现DDS电路具有更高的实用价值，通过FPGA编程定制系统所需的DDS电路，不但成本降低，而且使任意波形发生器的性能得到提高。这就是本设计采用FPGA来实现的重要原因。
3.1 系统硬件设计
3.1.1 系统原理框图
本系统总体设计选用以Altera公司的CycloneII系列中的EP2C5T144C8芯片为主，配以时钟电路、信号产生电路、滤波控制电路、波形存储电路、按键电路、D/A转换电路等外围电路实现波形发生器的硬件设计，其系统原理框图如图4所示。
图4 系统原理框图
3.1.2 系统原理图
系统设计经Quartus II编辑后得到顶层电路原理图，即系统原理图，如图5所示。
图5 系统原理图
3.1.3 系统工作原理
本设计主要是基于Quastus II平台，利用DDS技术，采用VHDL语言，设计一个任意波形发生器，首先通过按键电路选择输出波形的对象，根据对各波形的幅度进行采样，获得各波形的波形数据表作为波形存储器的查找表，然后在系统时钟的作用下，相位累加器对输入的频率数据不停地进行相位线性累加，并将累加器输出的一部分作为波形存储器的地址信号，通过查找表读出相应的波形数据，再送入高速D/A转换器进行转换，成为模拟信号，最后送入滤波电路，滤波后输出光滑的连续信号。
3.2 核心控制模块设计
FPGA核心控制模块设计的目的是按照用户的要求通过控制硬件电路，产生指定的频率、相位、波形等各种信号。系统设计将遵循模块化、层次化的相关原则，在总体上采用层次划分法，在逐步完善的过程中，又采用模块划分法，即自顶向下的设计方法。
FPGA核心控制模块设计：根据系统设计要求，整个设计有一个顶层模块，按照功能要求划分为三个功能模块，时钟模块，DDS控制模块，信号选择模块，其中第二个模块DDS模块是核心，又分为四个模块即加法器模块、寄存器模块、ROM查找表模块、波形初始化数据模块。核心控制模块设计如图6所示。