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4.1 ADC模块 16
4.2 DAC模块 17
4.3 FIFO模块 20
4.4 顶层设计与结果验证 27
4.5本章小结 29
结论 31
致谢 32
参考文献 33
1 引言
1．1 研究背景与意义
随着科学技术的发展，数字延迟单元各种电子和通信系统中的应用已经越来越广泛, 如在相控阵雷达系统、雷达目标回波信号模拟系统、时间数字化系统以及同步通信系统中的影响越来越显著。此外，延迟线在电子工程系统中的应用也非常广泛。延迟线的作用是将电信号延迟一段时间，一般传统的延迟线设计方法是采用模拟延迟线,例如铁酸盐加载电缆、固定长度传输线、超声波和电磁波延迟线等。然而,随着数字技术的发展,越来越多的系统要求能与之匹配的数字延迟线[1]。源:自/751~·论,文'网·www.751com.cn/
随着EDA技术的广泛应用，CPLD已成为现代数字系统设计的主要手段，具有高集成度、高可靠的优点[2]，而FPGA具有体系结构和逻辑单元灵活、集成度也比较高以及适用范围宽等特点。兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也更灵活。 本文所设计的数字延迟线是基于FPGA的。
1．2 国内外研究现状
1．3 本文的主要工作与内容安排
针对以上现状，本文的主要工作是研究基于FPGA[11]的数字延迟线设计，并利用Verilog语言[12]进行编程，在Quartus软件上进行仿真并验证延迟结果。最终设计出一个可以实现基带I/Q数据采集、存储及回放且具有数据信号延迟功能的数据采集器。
论文的主要内容安排如下：
第一章的绪论部分主要讲述延迟线的研究背景及意义，简要的介绍了数据采集系统和FPGA实现技术的国内外发展现状；
第二章主要介绍了延迟线的设计中应用的采样原理及恢复采样，分别介绍了模拟延迟线和数字延迟线的基本设计思路；
第三章介绍了基于FPGA的数字延迟的几种设计方法，并对其进行分析和比较，从而确定了本文的设计方法，在此基础上主要介绍延迟线硬件设计，基于任务书中所提出的设计指标，介绍了三个模块各自应用到的芯片的功能参数，几个特殊管脚的使用，以及实现时的硬件电路；文献综述
第四章讲述了数字延迟功能软件实现，主要分三个模块ADC、DAC、FIFO模块进行讨论，分别给出了三个模块在编程中的主要思路，注意点，并得到了时序仿真图，对仿真时序图进行了分析；在最后，我们给了设计的顶层图，验证整个延迟设计的实验结果是否正确。
结论部分对本论文工作进行了总结，并对本课题做了展望。