- 上一篇：基于FPGA的数据采集系统设计
- 下一篇：基于二维经验模式分解（BEMD）的显微图像融合算法的研究
图3 MPC8641D内部结构图
与以往采用外部总线相比，MPC8641D处理器集成了高带宽集成MPX总线，其最高带宽可达667MHz，使性能提升了三倍以上。通过这一总线，可以对双e600内核进行低延迟访问。MPC8641D集成了双内存控制器，可对DDR或DDR2内存进行低延迟、高带宽访问。此外，MPC8641D还支持两个独立的64位DDR2控制器，保证了两个处理器所需要的带宽。
MPC8641D支持对称多处理和非对称多处理。当为对称多处理时，一个操作系统运行在两个核上；当为非对称多处理时，两个操作系统分别运行在两个核上。
除此之外，片上还包括LBC（本地总线控制器），PIC（可编程中断控制器），UART（通用异步收发器），IIC控制器和DMA控制器等模块。
1. IIC接口：两线接口，SCA/SDA，用于设备之间的数据交换。比如微控制器、实时时钟、A/D转化器、LCD。
2. UART： MPC8641D包含两个异步串行收发器，为四线，包含16比特FIFO。每个UART都由MPX提供时钟。
3. MPX层次模块（MCM）。
4. DDR控制器：支持两个完全可编程DDR SDRAM控制器，支持绝大部分的JEDEC存储器。
5. PIC（可编程中断控制器）：
外部中断源：IRQ[0:11]；
内部中断源：
PIC自身产生的中断：全局定时器A、B；内部处理器中断（IPI）、消息寄存器、共享消息寄存器；
三种可编程中断输出：外部中断int0、int1，任何PIC中断能够编程产生int0、int1中断请求；紧急中断cint0、cint1；IRQ_OUT；
支持两个处理器：中断能够通过路由到处理器核0和1；
处理器核初始化控制；
处理器硬件复位控制；
可编程PIC复位；
支持外围中断控制器链接；
旁路模式（PIC禁止）。
MPC8641D的LBC允许以不同的时序要求与不同的存储器实现对口连接。SDRAM机制为与SDRAM接口提供接口，采用Bank插入获得高性能数据传输。其内部PLL为总线生产时钟。GPCM为低性能存储器以及地址映射设备提供接口。由于其本身不支持突发传输，使得其性能较低，所以CPCM控制器通常用于上点引导。UPM支持刷新定时器，外围总线地址复用，可编程控制信号的产生。控制器定义了如何在读、写以及突发读写过程中对外围信号的控制。刷新定时器用于用户自定义刷新行为。任何存储器片选信号都能够分配到三种存储器中的任何一种，通过Bank的基地址寄存器选择位的设定，如果Bank匹配出现，响应的机制（SDRAM，GPCM，UPM）将会占据外围信号的控制权直到数据传输结束