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目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现。然而单片机的时钟频率不高导致测速比较慢，并且在这种设计中，因为PCB板的集成度不太高，导致PCB板面积大，信号走线较长，所以很难提高计数器的工作频率。另外，PCB板的集成度的偏低还会使得高频信号容易受到外界的干扰，从而测量精度也会随之大幅降低。
复杂可编程逻辑器件（CPLD）具有集成度高、运算速度快、开发周期短等特点，基于CPLD的数字频率计的设计电路简洁，软件潜力得到充分挖掘，低频段测量精度高，有效防止了干扰的侵入。其独到之处体现在用软件取代了硬件。
基于CPLD设计的频率计，在传统意义设计上实现了一些突破。
①用单元电路或单片机技术设计的频率计电路复杂、稳定性差。采用CPLD就可以克服这一点，它能够把具有控制功能的各个模块程序下载在同一片芯片上。这一芯片就可以代替原来各模块所具有的功能。使得电路结构更加简单，电路稳定性也能得以提高。
②以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。而基于CPLD设计的频率计可以通过修改VHDL语言程序来。
1.3 论文所做的工作及研究内容
随着EDA技术的飞速发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已无感赶得上当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术可以慢慢的去实现与时俱多的数字系统设计任务。源'自:751-'论.文'网"]www.751com.cn
本设计主要论述了利用CPLD实现多功能频率计的过程，使得频率计具有了测量精度高、功能丰富、控制灵活等特点。该频率计按照直接测频法原理，克服了传统技术中测频精度随被测信号频率下降而下降的缺点，大大提高了测量精度。
本设计主要工作包括以下几项内容：
1、简述了当今频率计的发展情况，对测频方法进行了介绍。
2、在CPLD基础上采用直接测频法来实现对频率的测量。
3、完成了基于EDA平台Quartus II的CPLD的软件电路设计，并且编译调试。
4、利用CPLD芯片完成了硬件电路设计及下载、调试。
2频率计的设计方案
2.1频率计的设计原理
频率计是能够测量和显示信号频率的电路。所谓频率，就是周期性信号在单位时间 （1 s）内变化的次数。
数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。常用的测频方法有两种，一种是测周期法，一种是测频率法。测周期法需要有基准时钟频率Fs，在待测信号一个周期Tx内，记录基准系统时钟频率的周期数Ns，则被测频率可表示为：
（3.1）
测频率法就是在一定时间间隔Tw（该时间定义为闸门时间）内，测得这个周期性信号的重复交换次数为Nx，则其频率可表示为：
（3.2）
这两种方法的计数值会产生正负一个字的误差，并且被测精度与计数器中记录的数值Nx有关，为保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频率法。
所设计的直接测频法频率计基本测量原理是，首先用频率稳定的标准信号产生闸门信号，并在一定的闸门时间内，用计数器计算待测信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。