- 上一篇：AT89C51单片机高温温度计的设计+原理图+程序
- 下一篇：联轴器扭转刚度测试实验台设计+文献综述
时间（Pixels） 8 96 40 8 640 8 800
表3 场扫描时序要求（单位：行）
行同步头 行图像 行周期
对应位置 Tf Ta Tb Tc Td Te Tg
时间（Lines） 2 2 25 8 480 8 525
VGA工业标准要求的频率，时钟频率（Clock Frequency）:25.175MHz(像素输出的频率)，行频（Line Frequency）：31469Hz，场频（Field Frequency）：59.94Hz(每秒图像刷新频率)。当VS=1、HS=1时，显示器显示亮，此时正向扫描，约需26μs。扫描完一行， HS=0，约需6μs；期间，射线管进行消隐；480行扫描完后，场同步VS=0，产生场同步信号。HS和VS的时序如图1-3所示：T1为行同步消隐时间；T2为行显示；T3为场同步消隐时间（2行）；T4为场显示（480行）。
图1-3 HS、VS时序图
1.4 VGA显示接口
VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。 其中，除了1根自测信号、4根地址码总线和5个GND信号，比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。VGA接口是显卡上应用最为广泛的接口类型，多数的显卡都带有此种接口[7]。其排列及接口定义如图1-4所示。
图1-4 VGA接口图
在基于FPGA的VGA控制中，只需要考虑场同步信号(VS)、行同步信号(HS)、蓝基色(R)、红基色(B)、绿基色(G)这5个信号。一旦能够从FPGA发出这5个信号到VGA接口，就表示可以实现对VGA的控制。
2. FPGA开发工具与流程
2.1 FPGA简述
FPGA（Field Programmable Gate Array），即现场可编程逻辑门阵列，是1984年由Xilinx公司提出的一类半定制通用器件。FPGA是在PLA（Programmable Logic Array，可编程逻辑阵列）、GAL（Generic Array Logic，通用阵列逻辑）、CPLD（Complex Programmable Logic Devices，复杂可编程逻辑器件）等可编程逻辑器件的基础上进一步发展起来的产物，具有丰富的可编程I/O引脚、逻辑宏单元、门电路以及RAM 空间。在FPGA内，这些可以可编程部件包括记忆元件，如触发器(Flip-flop)或其他更完整的记忆块。设计者可以根据需要，通过编辑FPGA内部逻辑门电路的连接，完成需要的功能逻辑。FPGA使用了可编程查找表结构LUT（Look Up Table），LUT是可编程的最小逻辑构成单元。大多数的FPGA是基于SRAM（静态随机存储器）的LUT结构[1,2]。
2.2 QuartusⅡ软件简介
Quartus II是由Altera推出的CPLD/FPGA集成开发环境，提供了完整的多平台设计环境，能满足各种特定设计的需求，完全支持Verilog、VHDL的设计流程，其内部嵌有Verilog、VHDL逻辑综合器。Quartus II支持MAXIICPLD系列、Cyclone系列、CycloneII、StratixII系列、Stratix GX系列等。支持IP核，包含许多十分有用的LPM（Library of Parameterized Modules）模块，例如各类片上存储器、DSP模块、LVDS驱动器、PLL等电路模块。本次设计中用到了PLL锁相环模块、存储器模块。支持层次化设计，可以在一个新的编辑输入环境中对用不同设计完成的模块进行调用，从而支持原理图设计输入与文本设计输入混合使用。在设计输入完成后Quartus II的编译器将给出设计输入的错误报告。并且能够定位文本或图形设计中的错误。使用HDL文本完成的设计可以RTL Viewer观察综合后的RTL图。在编译后，利用波形编辑器编辑一个波形激励文件可对设计进行时序仿真。编译和时序仿真无误后即可下载至目标器件。
-
地下煤层三维显示
-
基于LabVIEW的车牌图像识别技术研究
-
基于LabVIEW和MATLAB混合编程...
-
89C52RC单片机公交车汉字显...
-
C#图像预处理算法的研究与实现
-
局部直方图均衡化在水下图像中的仿真与分析
-
OpenCV基于特征提取的图像识别系统设计
当代大学生慈善意识研究+文献综述
河岸冲刷和泥沙淤积的监测国内外研究现状
大众媒体对公共政策制定的影响
电站锅炉暖风器设计任务书
酸性水汽提装置总汽提塔设计+CAD图纸
十二层带中心支撑钢结构...
中考体育项目与体育教学合理结合的研究
乳业同业并购式全产业链...
杂拟谷盗体内共生菌沃尔...
java+mysql车辆管理系统的设计+源代码