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3.3.2 初始化模块及抢答模块 12
3.3.3 加减分数模块 14
3.3.4 倒计时模块 15
3.3.5 蜂鸣器模块 15
3.3.6 数码管显示模块 16
3.3.7 重置模块 17
4 抢答器系统设计的编译与仿真 19
4.1抢答器系统的编译 19
4.2抢答器系统的仿真 21
5 结论 24
参考文献 26
附录 28
1 绪论
1.1 课题研究背景及意义
随着时代的进步，社会的发展，各种大型综艺竞技类的比赛也越来越多，一方面抢答器的作为一种集抢答、显示、报警于一体的工具，以其操作简单、功能齐全的优点，在各种场合都有广泛的应用。另一方面，随着科学技术的飞速发展，尤其是电子技术多样化的发展，抢答器的设计原理以及实现的也有了多种方法，因此抢答器的功能也越来越多样化，使得抢答器的准确性、可靠性也越来越高[1]。制作多路抢答器的方法有很多，可以使用单片机作为控制系统来制作抢答器，基于单片机的多路抢答器的系统的硬件电路简答明了，系统的性能稳定，但由于单片机的管脚有限，不能随意的制作多路抢答器，也可以使用触发器。译码器、计时器等集成电路芯片来制作抢答器，但是，这种方式制作的抢答器的系统硬件图复杂难懂，系统工作不稳定，也不是合适的多路抢答器的制作方案[2]。
以现在的电子科技发展的步伐，抢答器的功能涵盖了抢答开始、暂停功能，抢答倒计时提示的声光报警功能，抢答互锁自锁功能，正确显示抢答目标功能，另外由于竞赛的需要，还需要增加计分功能以及分数显示等功能。随着电子技术以及社会文化的发展，抢答器的功能也会越来越多样化、越来越满足使用者的需求。
在各种文娱竞赛节目中，伴随着抢答器的使用，使得比赛变得更加简单明了，尤其是在抢答环节，使人们能够使用肉眼轻易的发现抢答者的身份，是抢答者之间的抢答顺序更加精准，正确，符合了竞赛所需的公平、公正、精确的要求。正是由于抢答器的这些优点，是的抢答器的使用越来越广泛。
抢答器的发展也经历了一个很长的阶段，从一开始只具备简单的抢答功能，到现在可以数码显示分数、组数，以及倒计时蜂鸣器报警的功能[3]，从一开始的基于单片机的制作，到现在随着EDA技术的发展，可编程逻辑器件的内部资源丰富，具备并行处理的功能，系统可编程的灵活性，使得抢答器的制作技术越来越成熟，抢答器的准确性和可靠性越来越高，以及的安装与文护的越来越廉价。
1.2 国内外研究现状
1.3 本设计的内容及要求
本次设计的为做一个具有八路的抢答器，抢答器的主要功能为：
（1）支持八组同时参与抢答功能
（2）具有复位功能
（3）可以进行抢答倒计时
（4）具有加减分数功能
（5）可以数码显示分数以及组数功能
本次设计的重点是以FPGA为控制系统，采用Quartus Ⅱ 8.0为开发软件，使用Verilog HDL硬件描述语言完成系统的总体设计，编程设计完成后，使用软件进行编译仿真，测试仿真功能是否符合设计的要求。
2 相关知识介绍
2.1 FPGA的简介
2.1.1 FPGA的发展与趋势
FPGA是现场可编程门阵列的缩写，与可编程器件如CPLD，GAL等经过进一步的发展，形成了FPGA[4]。FPGA是一种半定制电路，在ASIC领域中，由于定制电路不足，且最初的可编程器件门电路具有门电数有限的弊端，因此，FPGA可以解决以上的问题。