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（1）多个逻辑阵列模块
（2）多个宏单元
（2）可编程的互连阵列
（4）I/O控制模块
2.2 CPLD在系统中的设计CPLD芯片的总体设计
如上图2.1所示CPLD芯片的设计包含以下几个部分：（1）CPLD的电源，仿真，时钟引脚设计，（2）CPLD芯片的两个输入信号设计，（3）CPLD的晶振模块设计，（4）CPLD中与AD和FIFO模块有关的设计，（5）CPLD中与FLASH模块有关的设计，（6）CPLD中与串口通信模块有关的设计,（7）CPLD中与DSP复位模块有关的部分，（8）CPLD中与DSP模块有关的部分，（9）CPLD中开关和LED灯设计
（1）CPLD的电源，仿真，时钟引脚设计
CPLD的电源，仿真，时钟引脚设计:
如上图2.2所示：
INPUT/GCLRn：输入引脚或全局清零引脚，外接高电平
INPUT/OE1：输入引脚，输出使能第一控制引脚；
INPUT/GCLK1：输入引脚，也可以作为CPLD外部时钟输入引脚
VCCIO：输入输出引脚供电电源，外接3.3V
VCCINT：3.3V内核电源
GNDINT：VCCINT对应的地
GNDIP：VCCIO对应的地引脚
JP1为CPLD器件的仿真接口4路仿真信号TMS,TDOC,TCK,TDI均需接1k左右的上拉电阻，通过该接口将PC上的CPLD程序文件通过仿真器下载到CPLD器件中。全局清零引脚INPUT/GCLRn和输出使能引脚INPUT/OE均接1k的上拉电阻。为了保证CPLD器件工作的稳定性，要求在VCCIO引脚和VCCINT引脚附近增加0.1uf的滤波电容。
（2）CPLD芯片的两个输入信号设计文献综述
如下图2.3所示：
STEPMAX：大同步信号输入端，频率为300HZ
STEPMIN：小同步信号输入端，频率为20KHZ
SN74LVC4245DB为3.3V至5V双向转换电平，当 为低电平，DIR为高电平时，A端口为信号输入端，B端口为信号输出端。STEPMAX，STEPMIN信号从A端输入经过从B端输出。